Vivado實驗01-流水燈仿真實驗及下板步驟

1、一、新建工程1. 打開 Vivado 2014.2 ，界面如下：Package: csg324Sub-Family: Artix-73.板卡選項分別為 Family: Artix-7Speed grade: -1Temp grade: C于是， Part 選擇 xc7a100tcsg324-1, 然后下一步點擊 Next Finish;、設(shè)計文件輸入如下圖，點擊輸入設(shè)計程序：如下圖，選擇新建文件， 依次創(chuàng)建 4 個 verilog 文件，文件名依次為： clock_div; ctc; s_74ls138; led_light注意： 最后一個為頂層文件，文件名與項目的文件名相同，且所有名稱中不能

2、出現(xiàn)中文、空 格和符號Scan anJ aJJ P7L xncluJe files into projectCgy avc into prjcctCroato Fil今JF的應(yīng)件奔酒ZD雖dd * Cxk and dd it to yog sxojvctTndex Hmi Library LcexionAdd scyrces fxB subdirectorieeIext im hCwicel |比 Create Source FileCreate a nezsource file and add it to your projectFile type, namewd IceaLtion.fil

3、etyp：filenaae：filelocation：v? Verilogclock div|OjLocal to Project)文件所在地|CancelLiVyLciv)orQ Add SourcesAdd 91 Cxat *!* 8ui CBSpeeify KL oxi &elist filBy x directMries ntL g3 wetlist tiles to dd to yo*jr project Create o nrp ouxc ilw n disk aJ add to X9K KOjwctelftck_iiv. xil.Jeftultlib Loel t Proj ct

4、o vLocltPrjsm741UBV xiI.Jefawltlib Local t Proj* led lip?:t.Tirecteris二&；1；”1；：二：1Scan mJ add P7L xncluJe files into projectCpy iovc xato projectKdd soMxoes rn cubdirectris|互拐聽耳產(chǎn)口錄F&JXX簸貞z Define ModulesDefine modules and specify I/O Ports to add to your source files.For each port specified：MSB and

5、LSB values *ill be ignored unless its Bus columr. is checked. Ports with blank names 書ill not be written.lle Source Filess.741sl3S.v ltdlight vclock divvModule DefinitionModule name* etcI/O Port Definitions雙擊打開，然后輸入依次設(shè)計程序：注意：每次輸入一個設(shè)計程序最好保存一次，保存操作如下圖然后重復(fù)步驟，將 4 個設(shè)計程序依次輸入保存4.添加仿真文件：4 Add SourcesAdd Sox

6、ircesIKls (aides yu thsvusk the txvccss ci mcHux sc.4 ex eat.ne sou cea for yowx 匕oject_)Addor Create CwtraM、Odd or C”2 Dricn Sources ) Add or Create inulation Sour ces0 Add or Crtr DSF SourratO Ade Ixi sting Bl ek Dac: gx ScurecsOdd Ixicti&g IFVI治DOTa eentinnA, elick I txtCancel比 Create Source File

7、X0 Create q ne source file and add it to your projectFile type, name and IceaLtion.file typ：恵Verilogfile naae：led sim|file location：O Local to Project?Cancel5.進入仿真，點擊 Run Simulation Run Behavioral Simulation6.調(diào)節(jié)縮小按鈕，將間隔調(diào)節(jié)為1s，方便觀察實驗結(jié)果，然后點擊上方運行按鈕進行仿真，接著點擊彈出的信息條的 Background 將其隱藏，即可看到完整的仿真循環(huán)結(jié)果7.仿真結(jié)果如下圖：

8、三、下板操作1. 仿真完成后，先關(guān)閉仿真，操作如下圖：2. 接著進行下一步綜合，如下圖操作：3. 綜合處成功后，要進行實現(xiàn)操作，如下圖：4. 實現(xiàn)成功后進行下一步，管腳約束，操作如下圖： 注意 :此處需用到板卡手冊， 請使用老師群共享的文件 版本，否則可能出現(xiàn)錯誤Nexys4- DDR_rm”， 此為配適的較新5.約束文件生成后，更改為 I/O 操作界面：6.此處不能使用默認電壓值， 否則會報錯， 更改電壓值為 3.3V，然后將時鐘引腳接至 E3，復(fù) 位引腳接至 C12，y0 至 y7 輸出接至 V16、T15、U14、T16、V15、 V14、V15、V11，引腳的連所有操作如下圖：m Mt

9、 Ho* Tooi WMc* 52 U HzySytW44 川9 *i：UBOtccZ4 ；t 0H國0X;nxiC Ml wca 妙 D4ft Omm nu” RMfe “ntk uc,ELomCk IM xrir ! r Q、WW fel 41 MeetAti Ceepet“ m tea&MuW $w*ni SWam 5?nUat Q SjkMia4 A Mm Tim m O !* !*m om uiw M VtiLaalu 袒 Fm 勺 $ciwac:-J F- CA1 M4) C2 :kye.r 000Jooooalir*iOtt”(*htLjl nnns4 八va_9R31.1X k

10、siLJJvf I/30衣戈絃tP ICb 弓Ne Fflh HoWMc-葉2 衣6 O * ，P 日 sxbn F X 3xUtm“ m tealr*uStwi UmAmi MI? IQTMrft Omm nu” Rm* “Htk t*i JdS S $cr.rwS.ga* gUa“* E9 IfnwMtae lafln m Mm T*m Cm 3 Mr* 1|r*1 M VtiLaalu 袒 Fm tri SckwicXA) rt !y.! ”)Mr4r ! r WW fel 4r 2 U*d W1/0 rrZ 1 k Ul1C2 :we:RfCeptllr(ta *nn LVK) ivn

11、) uowouomxLTH5LVK)更盂益益益7約束完成后，關(guān)閉保存：8.在源程序文檔中的約束文件中可以看到剛才操作生成的約束文件，也可以直接在約束文件中直接輸入代碼來完成管教的約束和更改：9.約束完成后，生成編程文件：sis is Out-of-dateSynthesis is utQfdate OK to launch synthesis and implementation first? Generate Bitstream will automaticellv start when synthesis and implementation completes.2 Dont show t

12、hi s dialog againCancelBit stream Generation CompletedBitstream Generati onsuccessfully completei.ITextOpen Implemented Design |Ti ew Report siJ Open Hardware ManagerLaunch iMPACTJ Do* t show this dialog agaixiOK10.此時需要連接板卡到電腦，在此之前需要對板卡進行設(shè)置：11. 連接電腦，打開電源開關(guān)，等待驅(qū)動安裝完成后，打開Hardware Manager Open a newhard

13、ware target 在跳出的提示框中一直點擊 Next，不需更改，直到 Finish Program device 選擇板卡 xc7a100t_0 在跳出的選擇框中點擊 ok ，這時就可以觀察到仿真結(jié)果中的流 水燈效果，以上為識別板卡到把編程文件下載到板卡的無腦操作，具體步驟請看下圖：a:dt 亍 gs I? fK feu X 0*MEgL?23 W459 PHIts0& sF mfd yds二tfI2 7*ci;:4孕目亍 gs I? f K 2 fe uX *MlEgL?.C2 ?x :& :cSa 3hgi cl Fii -“ 二*-3 Ate st*n B si -erc. 二 o

14、 flri 1 ：a-:-:HtmTMMr ssti T TzCEOMty SMfifi- Lvamn USi9 LJHW二 2L: WAMK 3g -c s 2nty VUMBCH- SB? :ciM C.1T3KWtv ?.m WAMC 3g nl.444 Loss FC4.SM6C9 LnmDtv oGQ4rtMMWHBfi- r3WUM z l.i4 K1MVMI 8 Fy ! s lc*i4 sea S3 E 、= c ”m rut2rldr._pcu Mo z tc-1 allMl.nM s - XIci4 -5Esa-6二C G.y 2 s cc:I4REhs 2 ?-wa ;

15、X *._. :YI -SEbw 2 r-4M- M 莒:-iare targetDEVICEj sn-nexys 4DDR-210292696353 ATTPIxilinx_tcFMiUEnCT 15000000 Hz| 0 Open New Hardware TargetOpen Hardware Target Summary Server Settings.Hame loealhostPort： 0001Iarget Settings：Kame: xilira_tc/D:gilent/210a269535CADEVICE: jsxx-H“y.4DR-2102926R3SOAITPE: x

16、ilira.tcfFRE3UED：!: 15000000 HzvivxdcA201).4To coxuiirct to th htirdinar described ibove, click Finish12.觀察到板卡上的實驗結(jié)果正確后，實驗到此結(jié)束，關(guān)閉板卡的電源開關(guān)，拔出板卡，以上。四、附錄 Verilog 流水燈實驗源程序第一步 設(shè)計電路 一個分頻器 一個 3 位計數(shù)器 一個 38 譯碼器第二步 設(shè)計各元器件的 verilog 代碼；分頻器module clock_div(clk,clk_sys);input clk;output clk_sys;reg clk_sys =0;reg2

17、5:0 div_counter = 0; always (posedge clk) beginif (div_counter 50000000) begin clk_sys = clk_sys; div_counter = 0;end else begindiv_counter = div_counter+1;endendendmodule第二步 設(shè)計各元器件的 verilog 代碼； 3 位計數(shù)器 module ctc(clk,reset,count );input clk,reset;output reg2:0 count;always (posedge clk or negedge re

18、set) beginif (reset = 0) begincount =0;endelse beginif (count = 0)count =7; else begincount =count-1;endendend endmodule第二步 設(shè)計各元器件的 verilog 代碼； 38 譯碼器module s_74ls138(Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7, A0, A1, A2, Enable); input A0,A1,A2,Enable;output reg Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;always (A0 or A1 or A2

19、or Enable) begin if(!Enable)Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0000_0000;else begincase (A2,A1,A0)3b000 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0000_0001;3b001 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0000_0010;3b010 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0000_0100;3b011 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0000_1000;3b100 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0001_0000;3b101 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0010_0000;3b110 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0100_0000;3b111 : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b1000_0000; default : Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = 8b0000_0000; endcaseendendendmodule第三步 設(shè)計一個總電路(頂層文件)module led_light(clock