計(jì)數(shù)器及其應(yīng)用研究.docx

數(shù)電實(shí)驗(yàn)報(bào)告姓名：孫永光學(xué)號(hào)：00101127學(xué)院：通信工程學(xué)院計(jì)數(shù)器及其應(yīng)用研究（二）一 實(shí)驗(yàn)?zāi)康模?熟悉計(jì)數(shù)器的工作原理，掌握中規(guī)模計(jì)數(shù)器（MSI）邏輯功能及其應(yīng)用。2掌握計(jì)數(shù)器的級(jí)聯(lián)方法，并會(huì)用中規(guī)模計(jì)數(shù)器（MSI）實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器。 二實(shí)驗(yàn)儀器： 1 萬(wàn)用表 一塊 2. 直流穩(wěn)壓電源 一臺(tái) 3. 函數(shù)信號(hào)發(fā)生器 一臺(tái) 4. 雙蹤示波器 一臺(tái) 5. 邏輯分析儀 一臺(tái) 6. 數(shù)字電路實(shí)驗(yàn)板 一塊三實(shí)驗(yàn)說(shuō)明：計(jì)數(shù)器是一種使用相當(dāng)廣泛的功能器件，現(xiàn)在無(wú)論是TTL還是CMOS集成電路，都有品種齊全的MSI計(jì)數(shù)器。在這一節(jié)實(shí)驗(yàn)中，我們所用計(jì)數(shù)器均為T(mén)TL器件，因此，以下介紹實(shí)驗(yàn)中所用的幾種計(jì)數(shù)器。74LS161、74LS163可編程4位二進(jìn)制同步計(jì)數(shù)器 同步計(jì)數(shù)器是指計(jì)數(shù)器內(nèi)所有觸發(fā)器都在同一時(shí)鐘脈沖作用下、在同一時(shí)刻翻轉(zhuǎn)。其優(yōu)點(diǎn)是計(jì)數(shù)速度快。74LS161和74LS163除了具有普通4位二進(jìn)制同步計(jì)數(shù)器的功能外，還具有可編程計(jì)數(shù)器的編程功能?？删幊逃?jì)數(shù)器的編程方法有兩種，一種是由計(jì)數(shù)器的不同輸出組合來(lái)控制計(jì)數(shù)器的模；另一種是通過(guò)改變計(jì)數(shù)器的預(yù)置輸入數(shù)據(jù)來(lái)改變計(jì)數(shù)器的模。這兩種編程方法也同樣適用于其它可編程計(jì)數(shù)器。74LS161具有異步清零、同步置數(shù)的功能。其中，Cr 是異步清零輸入端，低電平有效；LD是同步并行置數(shù)控制端，低電平有效；P和T具有保持和禁止計(jì)數(shù)的功能，只要P和T兩端中有一端為零，計(jì)數(shù)器即為保持狀態(tài)，要正常計(jì)數(shù)，它們必須都為高電平。是進(jìn)位輸出端，其平時(shí)為低電平，當(dāng)74LS161計(jì)數(shù)計(jì)到最大值時(shí)，翻轉(zhuǎn)為高電平，寬度為一個(gè)時(shí)鐘周期。DA是并行數(shù)據(jù)輸入端， 是數(shù)據(jù)輸出端。圖4-2 74LS161外引線(xiàn)排列圖四實(shí)驗(yàn)內(nèi)容： 1.用VHDL語(yǔ)言描述模50計(jì)數(shù)器。要求完成電路設(shè)計(jì)，進(jìn)行電路仿真，并下載后作功能測(cè)試。將計(jì)數(shù)器時(shí)鐘置為1HZ方波信號(hào)，輸出接譯碼、顯示電路，在數(shù)碼管上觀察輸出狀態(tài)變化。2.設(shè)計(jì)一個(gè)計(jì)數(shù)型序列碼產(chǎn)生電路，產(chǎn)生的序列碼（輸出Z)為1101000101。要求用FPGA實(shí)現(xiàn)，并在實(shí)驗(yàn)箱上測(cè)試其功能，時(shí)鐘設(shè)置為1KHZ，在示波器上雙蹤觀察并記錄CP，Z的波形。五程序?qū)崿F(xiàn)及仿真：1. 用VHDL語(yǔ)言描述模50計(jì)數(shù)器：VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter50 isport(- Input portsCLK: in STD_LOGIC;EN: in STD_LOGIC;CR: in STD_LOGIC;Q1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Q2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);OC: OUT STD_LOGIC);end counter50;architecture ARC_COUNTER50 of counter50 isSIGNAL COUNT1:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL COUNT2:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL COUNT:STD_LOGIC_VECTOR(7 DOWNTO 0);begin PROCESS(CR,CLK,EN) BEGIN IF CR=0 THEN COUNT10); COUNT20); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1THEN IF COUNT24 THEN IF COUNT19 THEN COUNT1=COUNT1+1; ELSIF COUNT1=9 THEN COUNT1=0000; COUNT2=COUNT2+1; END IF; ELSIF COUNT2=4 THEN IF COUNT19 THEN COUNT1=COUNT1+1; ELSIF COUNT1=9 THEN COUNT1=0000; COUNT2=0000; END IF; END IF; END IF; END IF; END PROCESS; PROCESS (COUNT1,COUNT2) BEGIN COUNT=COUNT1&COUNT2; IF COUNT=49 THEN OC=1; ELSE OC=0; END IF; END PROCESS; Q1=COUNT1; Q2=COU