2022年vhdl乒乓球比賽游戲講課稿

1、v hdl 乒 乓 球 比 賽 游 戲可編程專用集成電路和硬件描述語(yǔ)言試驗(yàn)乒乓球電路李萬鵬電子與通信工程1120222029 乒乓球嬉戲機(jī)一、 設(shè)計(jì)任務(wù)與要求：設(shè)計(jì)一個(gè)能夠模擬乒乓球競(jìng)賽的基本過程和規(guī)章,并能自動(dòng)裁判和記分的乒乓球嬉戲機(jī)；要求：競(jìng)賽時(shí)甲乙雙方各在不同的位置發(fā)球或擊球；依據(jù)球的位置發(fā)出相應(yīng)的動(dòng)作,提前擊球或出界均判失分；乒乓球的位置和移動(dòng)方向有燈亮及依次點(diǎn)亮的方向打算；甲乙雙方設(shè)置各自的記分牌,任何一方先記滿 21分該方就算勝了此局；當(dāng)記分牌清零后,又可開頭新的一局競(jìng)賽；二、 總體框圖1、乒乓球嬉戲機(jī)的總體框圖如下圖所示：片選信號(hào)產(chǎn)生模塊數(shù)據(jù)轉(zhuǎn)換模塊七段譯碼器核心模塊2、設(shè)計(jì)思路

2、及各模塊功能：設(shè)計(jì)思路：用 8 個(gè)發(fā)光二極管代表乒乓球臺(tái),在嬉戲機(jī)的兩側(cè)各設(shè)置兩個(gè)開關(guān),一個(gè)是發(fā)球開關(guān),一個(gè)是擊球開關(guān)；甲方按動(dòng)發(fā)球開關(guān)時(shí),靠近甲方的第一盞燈亮,然后發(fā)光二極管由甲向乙依次點(diǎn)亮,代表乒乓球在移動(dòng)；當(dāng)球過網(wǎng)后,按設(shè)計(jì)者規(guī)定的球位乙方就可以擊球；如乙方提前擊球或沒有擊到球,就判乙方失分,甲方自動(dòng)加分,重新發(fā)球競(jìng)賽連續(xù)進(jìn)行到一方記分到 21 分,該局終止,記分牌清零,可以開頭新的一局競(jìng)賽；（1）片選信號(hào)產(chǎn)生模塊片選信號(hào)產(chǎn)生模塊是用來產(chǎn)生數(shù)碼管的片選信號(hào),將產(chǎn)生的片選信號(hào)輸送到數(shù)據(jù)轉(zhuǎn)換模塊,以便其對(duì)輸入數(shù)據(jù)進(jìn)行挑選；（2）核心模塊核心模塊有兩個(gè)功能,第一個(gè)是實(shí)現(xiàn)規(guī)律功能,即對(duì)甲方乙方的

3、發(fā)球擊球情形進(jìn)行判定,然后再對(duì)雙方誰(shuí)得分進(jìn)行記錄；其次個(gè)是將整數(shù)得計(jì)分轉(zhuǎn)換成十進(jìn)制數(shù),以便譯碼顯示；（3）數(shù)據(jù)轉(zhuǎn)換模塊數(shù)據(jù)轉(zhuǎn)換模塊是將核心模塊輸送過來的數(shù)據(jù)通過片選信號(hào)對(duì)其進(jìn)行挑選,并將符合要求的數(shù)據(jù)輸送出去；（4）七段譯碼器七段譯碼器用來將輸入數(shù)據(jù)進(jìn)行翻譯,便于數(shù)碼管顯示出數(shù)據(jù)；三、 試驗(yàn)程序及原理圖（1）片選信號(hào)產(chǎn)生模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sel is portclk:in std_logic; sell:out std_logic_vecto

4、r2 downto 0; end sel; architecture sel_arc of sel is begin processclk variable tmp:std_logic_vector2 downto 0; begin ifclkevent and clk=1then iftmp=000then tmp:=001; elsif tmp=001then tmp:=100; elsif tmp=100then tmp:=101; elsif tmp=101then tmp:=000; end if; end if;sell=tmp; end process; end sel_arc;

5、 仿真波形：（2）核心模塊library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity coma is portclr,af,aj,bf,bj,clk:in std_logic; shift:out std_logic_vector7 downto 0; ah,al,bh,bl:out std_logic_vector3 downto 0; end coma; architecture com_arc of coma is signal amark,bmark:integer; begin

6、processclr,clk variable a,b:std_logic; variable she:std_logic_vector7 downto 0; begin if clr=1then a:=0; b:=0; she:=00000000; amark=0; bmark8 then if bj=1then amark=amark+1; a:=0; b:=0; she:=00000000; else she:=0&she7 downto 1; end if; elsif she=0 then amark=amark+1; a:=0; b:=0; else if bj=1then a:=

7、0; b:=1; else she:=0&she7 downto 1; end if; end if; elsif a=0 and b=1then if she16 and she/=0 then if aj=1 then bmark=bmark+1; a:=0; b:=0; she:=00000000; else she:=she6 downto 0&0; end if; elsif she=0 then bmark=bmark+1; a:=0; b:=0; else if aj=1 then a:=1; b:=0; else she:=she6 downto 0&0; end if; en

8、d if; end if; end if; shifttmp1 then if ala=1001then ala:=0000; aha:=aha+1; tmp1:=tmp1+1; else ala:=ala+1; tmp1:=tmp1+1; end if; end if; if bmarktmp2 then if bla=1001then bla:=0000; bha:=bha+1; tmp2:=tmp2+1; else bla:=bla+1; tmp2:=tmp2+1; end if; end if; end if; al=ala; bl=bla; ah=aha; bhqqqqqqqqqqqqqq=1101111; end case; end process; end dispa_arc; 仿真波形：三、 總體設(shè)計(jì)電路圖仿真波形：四、試驗(yàn)總結(jié)： 1 、通過本次試驗(yàn)進(jìn)一步把握了使用MaxPlus 的設(shè)計(jì)流程 2 、這次試驗(yàn)綜合采納 VHDL語(yǔ)言設(shè)計(jì)程序和圖形輸入法,充分錘煉了編程和 調(diào)試程序的才能；試驗(yàn)要求較多,需要足夠的耐心和高度謹(jǐn)慎的態(tài)度,只要將 全部條件理清晰,搞清它們之間的