2022年QuartusII入門詳細教程實例講解

1、Quartus II 入門具體教程實例講解寫在前面：1. 本教程適合以前沒有接觸過QuartusII開發(fā)軟件的新手, 本教程是基礎(chǔ)的入門,后續(xù)的學(xué)習(xí)仍得大家自己努力；2. 本教程特別具體手把手帶大家入門,網(wǎng)上現(xiàn)存的許多教程,有的過于跳動, 難以跟上；有的遇到錯誤,但教程沒有指出,導(dǎo)致我們不知道怎么做；3. 本教程第一通過簡潔的仿真試驗帶大家入門；VHDL源代碼會附在文檔最終；4. 本教程使用Quartus II 9.1版本進行演示,其他版本的操作差別不是太大,也可以進行學(xué)習(xí)；目錄一、Quartus II 開發(fā)軟件基本介紹1.1 Quartus 簡介Quartus 是 Altera公司推出的專業(yè)

2、 EDA工具,支持原理圖輸入、硬件描述語言的輸入等多種輸入方式； 硬件描述語言的輸入方式是利用類似高級程序的 設(shè)計方法來設(shè)計出數(shù)字系統(tǒng)；1.2 Quartus 開發(fā)流程使用 Quartus II 軟件進行開發(fā)的流程如圖1.2.1 所示；需留意的是,Quartus II 仍可以使用命令行模式的 TCL批處理腳本進行自動流程掌握；第 1 頁 共 16 頁圖 1.2.1 Quartus 開發(fā)流程二、用 3-8 譯碼器的設(shè)計介紹 Quartus 的基本使用方法（VHDL仿真）1.1 打開軟件雙擊桌面安裝好的Quartus 9.1 圖標,打開軟件,主頁面如圖1 所示；圖 1在圖 1 中,1 區(qū)為菜單欄：

3、軟件全部功能的掌握選項都可以在其下拉菜單中找到；2 區(qū)為快捷工具欄：供應(yīng)設(shè)置（ setting ）,編譯（compile ）等快捷方式,便利用戶使用,用戶也可以在菜單欄的下拉菜單找到相應(yīng)的選項；3 區(qū)為資源管理窗口； 4 區(qū)為編譯及綜合的進度欄：編譯和綜合的時候該窗口可以顯示進度,當顯示 100%是表示編譯或者綜合通過；5 區(qū)為工作區(qū)； 6 區(qū)為信息欄：編譯或者綜合整個過程的具體信息顯示窗口,包括編譯通過信息和報錯信息；第 2 頁 共 16 頁2.2 新建工程運行菜單命令“File-New Project Wizard” , 打開新工程向?qū)?第一出現(xiàn)如圖 2 所示的工程向?qū)Ы榻B對話框；點擊Ne

4、xt 按鈕,進入如圖 3 所示的下一設(shè)置頁面,在其中設(shè)置工程目錄、工程名稱、頂層設(shè)計實體名稱；工程目錄點擊挑選我們提前在D盤 altera 文件中的 SCU文件夾,工程名稱為liuzhen ,頂層設(shè)計實體名稱自動與工程名稱相同；圖 2 工程向?qū)Ы榻B 圖 3 工程設(shè)置點擊 Next 按鈕,進入如圖4 所示的對話框,在其中可以添加已存在的文件至工程和設(shè)定庫的路徑, 我們在此可跳過； 接著顯現(xiàn)如圖 5 所示的目標器件系列 和具體芯片型號的設(shè)置對話框, 如圖 5 所示,用戶可依據(jù)實際所使用的目標芯片和 QuartusII的支持情形具體進行設(shè)置, 當 QuartusII不能支持時, 就需要更換目標芯片或

5、開發(fā)工具 MAX+ plus II ；由于 本次測試只進行設(shè)計和軟件仿真,不進行硬件仿真 ,故任意挑選；點擊“Next” 進入下一步設(shè)置,挑選仿真,綜合工具本次試驗全部利用 quartus 做,三項都選 None,如圖 6 所示；然后 next ,最后將給出一個工程信息摘要,如圖 7 所示,點擊 Finish 按鈕,完成工程建立并退出向?qū)н^程；第 3 頁 共 16 頁圖 4 添加文件至工程圖 5 器件系列和目標芯片設(shè)置圖 6 挑選仿真,綜合工具 圖 7 工程信息摘要2.3 創(chuàng)建 VHDL文件,編寫程序運行菜單命令“File-New ” ,如圖 8 所示,點擊“VHDL File ” ,然后點擊

6、OK；第 4 頁 共 16 頁圖 8 圖 93-8 譯碼器的 VHDL描述源文件如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder_38 is port a: in std_logic_vector2 downto 0; b: out std_logic_vector7 downto 0; end decoder_38; architecture Behavioral of decoder_38 is begin processa begin case a is when 000= b b b b b b b b b set

7、ting 單擊 -Simulator Settings 點擊 - 下拉 Simulation mode Functional）,如圖 14 所示；其中Functional 表示功能仿真, 既不包括時序信息, timinng 表示時序仿真, 加入線及寄存器的延時信息；圖 14 然后建立一個波形文件：（File-new-Vector Waveform File）；添加波形文件作為信號輸出文件,以便觀看信號的輸出情形圖 15第 8 頁 共 16 頁. 如圖 15 所示；然后導(dǎo)入引腳,雙擊如圖 16 所示 Name下面空白區(qū)域,接著點擊如圖 17 所示 Node Finder ,然后先點擊圖 18 中

8、的 list 再點擊,再點擊 OK即可；圖 16 圖 17 圖 18接著設(shè)置鼓勵信號,單擊,再點擊,如圖19 所示；再點擊 Timing,再 Multiplied by 1,如圖 20 所示；設(shè)置 a1 信號源的時候類同設(shè)置 a0 信號源,最終一步改為 Multiplied by 2；設(shè)置 a2 信號源第 9 頁 共 16 頁的時候類同設(shè)置 a0 信號源,最終一步改為Multiplied by 3；圖 19 圖 20圖 21圖 21 中紅框內(nèi)為我們自定義的輸入信號；接著生成仿真需要的網(wǎng)表（工具欄processing-Generate Functional Simulation Netlist）

9、；彈出如圖 22 所示,點擊“ 是” 進行儲存,我們儲存為liuzhen.vwf,如圖 23,再點擊儲存跳出圖 24 表示勝利；第 10 頁 共 16 頁圖 22 圖 23圖 24接下來開頭仿真,點擊工具欄開頭仿真,結(jié)果如圖25 所示；圖 25 仿真結(jié)果觀看波形, 3-8 譯碼器產(chǎn)生的結(jié)果剛好符合我們的理論；因此該功能仿真通過,本次仿真正確；第 11 頁 共 16 頁留意：1. 在檢查語法后,功能仿真前如需要下載到硬件進行仿真,要進行鎖定引腳 操作,下面大致介紹一下,由于一般新手剛?cè)腴T仍不需要進行硬件仿真；點擊工具欄的（pin planner ）,然后點擊跳出來界面 （圖 26）的 view-

10、 ALL PIN LIST ,接著依據(jù) 實際選用的芯片 的輸入輸出配置引腳,填寫圖 27；這 里在創(chuàng)建工程的時候,在器件系列和目標芯片設(shè)置處要對應(yīng)選自己的芯片型號；圖 26圖 272. 如需要下載到硬件進行仿真,最終一步仍需要進行下載；下載 點擊（Programmer）,再點擊 Hardware Setup 配置下載電纜 , 單擊 彈 出 窗 口 的 “ Add Hardware”按 鈕 , 選 擇 并 口 下 載 ByteBlasterMV or ByteBlasterMV ,單擊“Close” 按鈕完成設(shè)置； CPLD器件生成的下載文件后綴名為 .pof ,點擊下圖所示方框, 選中下載文件

11、, 然后直接點擊 start 按鈕開頭下載第 12 頁 共 16 頁三、用原理圖進行仿真 （用與門作為例子進行仿真）3.1 新建工程 請參考上一種方法, 此處不贅述； 為了不出錯, 請重新建一個工程,不要用第一種方法的工程；3.2 新建原理圖文件（ File-new-Block Diagram/Schematic File）圖 3.2.1 圖 3.2.2接著挑選對應(yīng)原器件放置并連接好, 第一點擊 Symbol Tool（圖 3.2.2 所示）,然后再 Library 里面挑選我們要用的器件,我們這里用的是 and2,如圖 3.2.3 ,點擊 OK,接著再點擊,同樣的方法選出 2 個輸入和 1

12、個輸出,如圖 3.2.4 所示；圖 3.2.3 圖 3.2.4第 13 頁 共 16 頁然后把對應(yīng)的引腳連接起來,同時可以點擊 接好的原理圖如圖 3.2.5 所示；圖 3.2.5接著按 Ctrl+S 進行儲存,我們把名字改為圖 3.2.6pin_name對引腳進行改名；連and_2.bdf ,如圖 3.2.6 ；接下來就是進行仿真,其步驟和我們 VHDL方法中的 2.5 是類似的,請閱讀2.5 步驟；最終我們會發(fā)覺結(jié)果是正確的；用原理圖的方法就講到這里；第 14 頁 共 16 頁四、VHDL源程序附錄4.1 3-8 譯碼器LIBRARY IEEE; USE IEEE.STD_LOGIC_116

13、4.ALL; ENTITY decoder_38 is port a: in std_logic_vector2 downto 0; b: out std_logic_vector7 downto 0; end decoder_38; architecture Behavioral of decoder_38 is begin processa begin case a is when 000= b b b b b b b b b =11111111; end case; end process; end Behavioral;4.2 二輸入與門LIBRARY IEEE; USE IEEE.S

14、TD_LOGIC_1164.ALL; ENTITY and2 IS PORTa,b:IN STD_LOGIC; c:OUT STD_LOGIC; END and2; ARCHITECTURE and2_behavior OF and2 IS BEGIN c= a AND b; END and2_behavior;4.3 二輸入或門LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2 IS PORTa,b:IN STD_LOGIC; c:OUT STD_LOGIC;第 15 頁 共 16 頁END or2; ARCHITECTURE or2_

15、behavior OF or2 IS BEGIN c=a OR b; END or2_behavior;4.4 非門LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY not_gate IS PORTa:IN STD_LOGIC; f:OUT STD_LOGIC; END not_gate; ARCHITECTURE not_gate_behavior OF not_gate IS BEGIN f= NOT a; END not_gate_behavior;4.5 一位半加器LIBRARY IEEE; LIBRARY IEEE.STD_LOGIC_