數(shù)字電子技術(shù)基礎(chǔ)第三版答案

1、第三章組合邏輯電路第一節(jié)重點(diǎn)與難點(diǎn)一、重點(diǎn)：1 .組合電路的基本概念組合電路的信號特點(diǎn)、電路結(jié)構(gòu)特點(diǎn)以及邏輯功能特點(diǎn)。2 .組合電路的分析與設(shè)計(jì)組合電路分析是根據(jù)已知邏輯圖說明電路實(shí)現(xiàn)的邏輯功能。組合電路設(shè)計(jì)是根據(jù)給定設(shè)計(jì)要求及選用的器件進(jìn)行設(shè)計(jì)，畫出邏輯圖。如果選用小規(guī)模集成電路SSI,設(shè)計(jì)方法比較規(guī)范且容易理解，用SSI設(shè)計(jì)是讀者應(yīng)掌握的最基本設(shè)計(jì)方法。由于設(shè)計(jì)電路由門電路組成，所以使用門的數(shù)量較多，集成度低。若用中規(guī)模集成電路MSI進(jìn)行設(shè)計(jì)，沒有固定的規(guī)則，方法較靈活。無論是用SSI或MSI設(shè)計(jì)電路，關(guān)鍵是將實(shí)際的設(shè)計(jì)要求轉(zhuǎn)換為一個(gè)邏輯問題，即將文字描述的要求變成一個(gè)邏輯函數(shù)表達(dá)式。3

2、.常用中規(guī)模集成電路的應(yīng)用常用中規(guī)模集成電路有加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等，重要的是理解外部引腳功能，能在電路設(shè)計(jì)時(shí)靈活應(yīng)用。4 .競爭冒險(xiǎn)現(xiàn)象競爭冒險(xiǎn)現(xiàn)象的產(chǎn)生原因、判斷是否存在競爭冒險(xiǎn)現(xiàn)象以及如何消除。二、難點(diǎn)：1 .組合電路設(shè)計(jì)無論是用SSI還是用MSI設(shè)計(jì)電路，首先碰到的是如何將設(shè)計(jì)要求轉(zhuǎn)換為邏輯問題，得到明確的真值表，這一步既是重點(diǎn)又是難點(diǎn)?？偨Y(jié)解決這一難點(diǎn)的方法如下：(1)分析設(shè)計(jì)問題的因果關(guān)系，分別確定輸入變量、輸出變量的個(gè)數(shù)及其名稱。(2)定義邏輯變量0、1信號的含義。無論輸入變量、輸出變量均有兩個(gè)狀態(tài)0、1,這兩個(gè)狀態(tài)代表的含義由設(shè)計(jì)者自己定義。(

3、3)再根據(jù)設(shè)計(jì)問題的因果關(guān)系以及變量定義，列出真值表。2 .常用組合電路模塊的靈活應(yīng)用同樣的設(shè)計(jì)要求，用MSI設(shè)計(jì)完成后，所得的邏輯電路不僅與所選芯片有關(guān)，而且還與設(shè)計(jì)者對芯片的理解及靈活應(yīng)用能力有關(guān)。讀者可在下面的例題和習(xí)題中體會。3 .硬件描述語言VHDL的應(yīng)用VHDL的應(yīng)用非常靈活，同一個(gè)電路問題可以有不同的描述方法，初學(xué)者可以先仔細(xì)閱讀已有的程序?qū)嵗?，再自行設(shè)計(jì)。三、考核題型與考核重點(diǎn)1 .概念與簡答題型1為填空、判斷和選擇；題型2為敘述基本概念與特點(diǎn)。建議分配白分?jǐn)?shù)為36分。2 .綜合分析與設(shè)計(jì)63題型1為根據(jù)已知電路分析邏輯功能；題型2為根據(jù)給定的邏輯問題，設(shè)計(jì)出滿足要求的邏輯電路

4、。建議分配的分?jǐn)?shù)為612分。第二節(jié)思考題題解題3.1簡述組合邏輯電路的分析步驟和設(shè)計(jì)步驟。答：組合邏輯電路的分析是用邏輯函數(shù)來描述已知的電路，找出輸入、輸出間的關(guān)系，從而判斷電路功能。組合邏輯電路分析有以下幾個(gè)步驟：首先根據(jù)邏輯電路圖寫出邏輯函數(shù)表達(dá)式，然后利用代數(shù)法或圖解法化簡函數(shù)，列出真值表，最后根據(jù)真值表判斷電路的邏輯功能。組合邏輯電路的設(shè)計(jì)是根據(jù)實(shí)際邏輯問題，求出實(shí)現(xiàn)相應(yīng)邏輯功能的最簡單或者最合理的數(shù)字電路的過程。邏輯電路的設(shè)計(jì)步驟如下：首先分析設(shè)計(jì)要求，建立真值表，選擇所用門的類型，將邏輯表達(dá)式化為最簡形式，或者變換為最合理的表達(dá)式，最后畫出邏輯圖。題3.2組合邏輯電路如思考題3.2

5、圖(a)所示。(1)寫出函數(shù)F的表達(dá)示。(2)將函數(shù)F化為最簡與或式，并用與非門實(shí)現(xiàn)之。(3)若改用或非門實(shí)現(xiàn)，試寫出相應(yīng)的表達(dá)式。&&&&I&&&上1&ABCDBDAC(a)解：(1)根據(jù)題圖3.3(a)Ab'DACBCD(b)思考題3.2圖已知電路，寫出函數(shù)FCDCBDABAAc的表達(dá)式如下:F=ABCDBDAC(2)將函數(shù)F化簡為最簡與或表達(dá)式，并用與非門實(shí)現(xiàn)。F=ABCDBDACABCDBDAC(ABCD)(BDAC)ABDACABCBCDACDABDACBCDACABDBCD根據(jù)與非表達(dá)式畫出用與非門實(shí)現(xiàn)的電路如

6、思考題3.2圖(b)所示。(3)若改用或非門實(shí)現(xiàn)，首先寫出相應(yīng)的表達(dá)式。64畫出F的卡諾圖，得到F的與或式，從而求出F的與或非式，變換得到或非-或非式。F=ACABADBCCD=ACABADBCDC函數(shù)F的或非門電路如思考題3.2圖（c）所示。題3.3什么叫競爭-冒險(xiǎn)現(xiàn)象？當(dāng)門電路的兩個(gè)輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換（即一個(gè)從0變成1,另一個(gè)從1變成0）時(shí)，輸出是否一定有干擾脈沖產(chǎn)生？答：競爭指的是一個(gè)門電路多個(gè)輸入信號同時(shí)跳變，或者一個(gè)信號經(jīng)過不同路徑傳到同一個(gè)門電路的輸入端導(dǎo)致信號到達(dá)時(shí)間不同的現(xiàn)象。冒險(xiǎn)指的是由于競爭可能在電路輸出端產(chǎn)生的毛刺現(xiàn)象。當(dāng)門電路的兩個(gè)輸入端同時(shí)向相反的邏輯狀態(tài)

7、轉(zhuǎn)換時(shí)，輸出不一定有干擾脈沖產(chǎn)生。3.4簡述VHDL的主要優(yōu)點(diǎn)。答：VHDL的覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言，VHDL已成為IEEE承認(rèn)的一個(gè)工業(yè)標(biāo)準(zhǔn)，是一種通用的硬件描述語言。VHDL有良好的可讀性，可以被計(jì)算機(jī)接受，也容易被讀者理解，VHDL源文件既是程序又是技術(shù)人員之間交換信息的文件，也可作為合同簽約者之間的文件；VHDL的生命周期長，因?yàn)閂HDL硬件描述與工藝無關(guān)；VHDL支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。題3.5一個(gè)VHDL設(shè)計(jì)是否必須有一個(gè)結(jié)構(gòu)體？結(jié)構(gòu)體的目的是什么？一個(gè)設(shè)計(jì)可以有多個(gè)結(jié)構(gòu)體嗎？答：VHDL設(shè)計(jì)中必須有結(jié)構(gòu)體。結(jié)構(gòu)體描述實(shí)體硬件的互連關(guān)系、數(shù)

8、據(jù)的傳輸和變換以及動態(tài)行為。一個(gè)實(shí)體可以對應(yīng)多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體可以代表該硬件某方面的特性。例如用一個(gè)結(jié)構(gòu)體表示某硬件的行為特性，用另一結(jié)構(gòu)體表示該硬件的結(jié)構(gòu)特性。題3.6端口模式IN和INOUT有什么不同？答：端口模式表示電路的數(shù)據(jù)流向。端口模式IN表示只能向端口寫入數(shù)據(jù)，而端口模式INOUT表示既可以向端口寫入數(shù)據(jù)，又可以從端口讀出數(shù)據(jù)。題3.7編碼器的邏輯功能是什么？優(yōu)先編碼器與一般編碼器有何區(qū)別？答：編碼器可以將一組相互獨(dú)立的信號進(jìn)行編碼，形成一組相互關(guān)聯(lián)的信號，以達(dá)到減少信號個(gè)數(shù)、增強(qiáng)信號表達(dá)能力的目的。一般編碼器只允許一個(gè)信號為有效，而優(yōu)先編碼器允許同時(shí)有多個(gè)信號有效，但只識別優(yōu)

9、先級最高的信號。題3.8要區(qū)別24個(gè)不同信號，或者說給24個(gè)輸入信號編碼，需要幾位二進(jìn)制代碼？電路有多少個(gè)輸出？如果區(qū)別64個(gè)信號有將如何？答：若要區(qū)別24個(gè)不同信號，至少要用5位二進(jìn)制代碼，因此電路有5個(gè)輸出。若區(qū)分64個(gè)信號至少用6位二進(jìn)制代碼，因此電路有6個(gè)輸出。題3.9什么叫譯碼器？有哪些常用譯碼器？各有何特點(diǎn)？答：將具有特定含義的不同的二進(jìn)制代碼辨別出來，翻譯成為對應(yīng)輸出信號的電路就是譯碼器。常用的譯碼器有變量譯碼器和數(shù)字顯示譯碼器。對于譯碼器每一組輸入編碼，在若干個(gè)輸出中僅有一個(gè)輸出端為有效電平，其余輸出皆處于無效電平，這類譯碼器稱為變量譯碼器。常用的有2-4線譯碼器、3-8線譯碼

10、器、4-10線8421BCD譯碼器等。在數(shù)字電路中，需要將數(shù)字量的代碼經(jīng)過譯碼，送到數(shù)字顯示器顯示。能把數(shù)字量翻譯成數(shù)字顯示器能識別的譯碼器稱為數(shù)字顯示譯碼器，常用的有七段顯示譯碼器。題3.10數(shù)據(jù)選擇器和數(shù)據(jù)分配器各具有什么功能？若想將一組并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行輸出，應(yīng)采用哪種電路？答：數(shù)據(jù)選擇器根據(jù)控制信號的不同，在多個(gè)輸入信號中選擇其中一個(gè)信號輸出。數(shù)據(jù)分配器則通過控制信號將一個(gè)輸入信號分配給多個(gè)輸出信號中的一個(gè)。若要將并行信號變成串行信號應(yīng)采65用數(shù)據(jù)選擇器。題3.11一個(gè)有使能端的譯碼器能否用作數(shù)據(jù)分配器？怎樣接線可以使一個(gè)八路輸出的數(shù)據(jù)分配器連接成一個(gè)3線-8線譯碼器?答：帶使能

11、端的譯碼器能用作數(shù)據(jù)分配器。以如思考題3.11圖（a）所示。74138譯碼器芯片為例，將其連接成數(shù)據(jù)分配器A1A2BIN/OCT0DX1-一EN77D05-6-D1D-5-D2D30-3D41-2-D5D60-0-D7Ai1Y05-6-Y19-5-Y2Y3S-3-Y4F5-2-Y5Y6O-Q-Y7(b)思考題3.11圖可以用八路輸出的數(shù)據(jù)分配器連接成3線-8線譯碼器，連接電路如思考題3.11圖（b）所示。第三節(jié)習(xí)題題解習(xí)題3.1組合電路的邏輯框圖如習(xí)題3.1圖（a）所示。電路要求如下：（1）當(dāng)變量A1A0表示的二進(jìn)制數(shù)B1B0表示的二進(jìn)制數(shù)時(shí)，函數(shù)F1=1,否則為0。（2）當(dāng)變量A1A。的邏輯

12、與非（AX?）和變量B1B。的邏輯異或（B1B。）相等時(shí)，函數(shù)F2為高電平，否則為0。試設(shè)計(jì)此組合電路。解：（1）根據(jù)題意確定輸入變量為A1A0B1B0,輸出變量為F1F2,如習(xí)題3.1圖（a）。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.1表所示。習(xí)題3.1表真值表輸入(B1B0)輸出(A1A0)A1A0B1B0F1F200001000000111010010110100111000010010100101110101101101011110001000101010011111101011011011100011000011110101101110011011110001（

13、3）由真值表，作函數(shù)卡諾圖如習(xí)題3.1圖（b）所示。AN00001公公1110AN000011110A0000000A0000u0口A1A0F101110000101Lj01卡諾圖化簡函數(shù)，得到最簡與或式：FiAiBiA0B1B0A1A0B0F2AiBiB0AiB1B0A0BiB0A0B1B0AA0BiB。a,a0b1b0變換F2的表達(dá)式F2Ai(BiB0)A0(BiB0)A1A0BBAi(BiB0)A0(BiB0)aa°B_B0(AiA0)BiB0(4)由邏輯表達(dá)式畫出邏輯圖如習(xí)題3.1圖(c)所示。習(xí)題3.2用與非門設(shè)計(jì)四變量的多數(shù)表決電路。設(shè)輸出為F,當(dāng)輸入變量A、B、C、D有

14、3個(gè)或3個(gè)以上為1時(shí)輸出為1,輸入為其它狀態(tài)時(shí)輸出為0。解：(1)根據(jù)題意確定輸入變量為ABCD,設(shè)輸出變量F。(2)根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.2表所示。習(xí)題3.2表真值表輸入輸出ABCDF0000000010001000011001000010100110001111100001001010100101116711000110111110111111ABCABDACDBCD(3)由真值表，作函數(shù)卡諾圖如習(xí)題3.2圖(a)所示D2AB,D3AB。3.3圖所示。F習(xí)題3.3圖習(xí)題3.2圖卡諾圖化簡函數(shù)，得到最簡與或式，經(jīng)函數(shù)變換求與非-與非式:F=ABC+ABD+A

15、CD+BCD=ABCABDACDBCD(4)由與非-與非表達(dá)式畫出邏輯圖如習(xí)題3.2(b)圖所示。習(xí)題3.3一個(gè)組合邏輯電路有兩個(gè)控制信號Ci和C2,要求：(1) CiC2=00時(shí)，F(xiàn)AB;(2) CiC2=01時(shí)，F(xiàn)AB;(3) CiC2=10時(shí)，F(xiàn)AB;(4) CiC2=11時(shí)，F(xiàn)AB。試設(shè)計(jì)符合上述要求的邏輯電路(器件不限)。解：題目中要求控制信號對不同功能進(jìn)行選擇，故選用數(shù)據(jù)選擇器實(shí)現(xiàn)，分析設(shè)計(jì)要求，得到邏輯表達(dá)式：FCiC2(AB)CiC2(AB)CiC2(AB)CiC2(AB)。4選1數(shù)據(jù)選擇器的邏輯表達(dá)式：FA0AD0A0AiDiAAiD2A0A1D3。對照上述兩個(gè)表達(dá)式，得出數(shù)

16、據(jù)選擇器的連接方式為:A0=Ci,Ai=C2,D0AB,DiAB,根據(jù)數(shù)據(jù)選擇器的連接方程，得到電路如習(xí)題習(xí)題3.4試設(shè)計(jì)一個(gè)具有兩種功能的碼制轉(zhuǎn)換電路，并畫出電路圖。K為控制變量。K=0時(shí)，輸入C、B、A為二進(jìn)制碼，輸出F3F2F1為循環(huán)碼。K=1時(shí)，輸入C、B、A為循環(huán)碼，輸出F3F2F1為二進(jìn)制碼。寫出輸出函數(shù)的邏輯表達(dá)式。解：(1)根據(jù)題意定義輸入變量為KCBA,輸出變量F3F2F1。(2)根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.4表所示。習(xí)題3.4表真值表輸入輸出KcBAF3F2F10000000000100100100110011010010011001011110

17、110101011110010000001001001101001110110101100111110111011101001111101(3)由真值表，作函數(shù)卡諾圖如習(xí)題3.4圖(a)所示。經(jīng)卡諾圖化簡后，得到最簡與或式：f3cf2cbCbcbF1KCBAKCBAKBAKBACBACBA(KC)ba(4)由邏輯表達(dá)式畫出邏輯圖如習(xí)題3.4圖(b)所示。1110r-111001000F2F2F1(b)習(xí)題3.4圖69習(xí)題3.5試設(shè)計(jì)一個(gè)5211BCD碼的判決電路。當(dāng)輸入代碼D、C、B、A中有奇數(shù)個(gè)1時(shí)，電路的車出F為1,否則為0。試用與非門實(shí)現(xiàn)該電路，寫出輸出函數(shù)F的與非-與非表達(dá)式。解：（1

18、）根據(jù)題意確定輸入變量為DCBA,輸出變量為F。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.5表所示。習(xí)題3.5表真值表輸入輸出DCBAF000000001101001010100111110001100101100011011111100010X0011X0110X1010X1011X1110X（3）由真值表，作函數(shù)卡諾圖如習(xí)題3.5圖（a）所示?？ㄖZ圖化簡函數(shù)，得到最簡與或式，變換函數(shù)得到與非-與非式:FDBDCADCADCADCBADBDCADCADCADCBA由與非-與非式畫出邏輯圖如習(xí)題3.5圖（b）所示。B00011110DBACDCAB(b)習(xí)題3.6圖習(xí)題3.

19、5圖習(xí)題3.7習(xí)題3.7圖（a）和（b）電路有無競爭冒險(xiǎn)現(xiàn)象？若有，請說明出現(xiàn)冒險(xiǎn)的輸入條件，并修改設(shè)計(jì)。畫出無冒險(xiǎn)的邏輯圖。解：（1）分析習(xí)題3.7圖（a）所示電路，得到邏輯表達(dá)式為：F=ADDB（ACB）,若輸入信號A=B=1,則有F=DD,因此電路有競爭冒險(xiǎn)。增加冗余項(xiàng)后的邏輯表達(dá)式為：F=ADDB（ACB）AB,修改后的邏輯圖如圖習(xí)題3.7圖（c）所示。（2）分析習(xí)題3.7圖（b）所示電路，其表達(dá)式為：F=ABC（AD）（DB）。若輸入信號ACD=011,70則有F=BB,電路有競爭冒險(xiǎn)。若輸入信號BCD=010,則有F=AA,電路有競爭冒險(xiǎn)。增加冗余項(xiàng)后的邏輯表達(dá)式為：F=ABC(A

20、D)(DB)ACDBcD,修改后的邏輯圖如圖習(xí)題3.7圖(d)所示。習(xí)題3.14試設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余3碼的電路。(1)用與非門實(shí)現(xiàn)。(2)用或非門實(shí)現(xiàn)。(3)用譯碼器74LS138實(shí)現(xiàn)。(4)用數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)。解：(1)用與非門實(shí)現(xiàn)設(shè)輸入變量為A3A2A1A0,輸出變量為B3B2B1B0。根據(jù)設(shè)計(jì)要求，列寫真值表如習(xí)題3.14表所示。用卡諾圖化簡后得到與或表達(dá)式，經(jīng)過方程變換得到與非-與非式，用與非門實(shí)現(xiàn)的邏輯圖略。求解過程如下：B3A3/A2A0A2AA3/%A0A2AB2A2A1云0入2A0A2AA2A1A0A2A0A2A1B1AiA0A1A0A1A0A1A0

21、B0A0習(xí)題3.14表真值表輸入輸出A3A2AiA0B3B2BiB0000000110001010000100101001101100100011101011000011010010111101010001011100111001010XXXX1011XXXX1100XXXX1101XXXX1110XXXX1111XXXX(2)用或非門實(shí)現(xiàn)利闈卡諾圖包圍0,求函數(shù)的最簡或與式，再變換為或非表達(dá)式，畫出用或非門實(shí)現(xiàn)的邏輯圖略。B3(A2AAo)(A3A2)A2AA0A3A2B2(A3A2A1Ao)(A2A0)(A2A1)(A3A0)A3A2A1AoA2A0A2AiA3ABi(A1Ao)(A0Ai

22、)AiA0A0AiBoA0(3)用譯碼器74LS138實(shí)現(xiàn)由于設(shè)計(jì)函數(shù)是四變量函數(shù)，根據(jù)譯碼器實(shí)現(xiàn)邏輯函數(shù)的基本原理，首先用兩片74LS138擴(kuò)展為4-16線譯碼器，低有效輸出。由習(xí)題3.14表真值表列寫函數(shù)的最小項(xiàng)表達(dá)式，附加與非門，畫出邏輯圖如習(xí)題圖3.14(a)所示。71B3m(5,6,7,8,9)B2m(1,2,3,4,9)Bim(0,3,4,7,8)B0m(0,2,4,6,8)(4)用數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)74LS153是雙4選1數(shù)據(jù)選擇器，分析解題(1)中的最簡與或式，利用對照法，用一片74LS153實(shí)現(xiàn)函數(shù)B1和B0；再選擇一片74LS153連接成8選1數(shù)據(jù)選擇器，利用對照

23、法，確定數(shù)據(jù)選擇器的連接，實(shí)現(xiàn)函數(shù)B3；參考以上求解方法，實(shí)現(xiàn)函數(shù)B2。74LS153數(shù)據(jù)選擇器輸出：F1A1A0D10A1A0D11A1A0D12A1A0D13F2A1A0D20A1A0D21A1A0D22A1A0D23函數(shù)B1和B0邏輯式為：B1A1A0A1AoB0A0BIN/OCT00112234&56ENEBIN/OCT001 12 (2)234&56ENE(a)D0DiD2D3ENMUXENMUX0123D4DsD6Dy0123(b)0CErMUXq0cMUXENA00A00A1'G?A1'G7A22)7A22J00011121-23B31一3B2A3

24、41-415051一6一0一6_s1一707(c)習(xí)題3.14圖利用對照法，令Di0=1,Dii=0,Di2=0,Di3=1,貝UFi=Bi;令D20=1,D21=0,D22=1,D23=0,則F2=B0。74LS153連接成8選1數(shù)據(jù)選擇器的輸出：FA2AiA0D0A2A1A0D1A2A1A0D2A2A1A0D3A2A1A0D4A2A1A0D5A2AA0D6A2A1A0D774LS153的擴(kuò)展電路如圖習(xí)題3.14(b)所示。變換函數(shù)B3和B2的邏輯式：A2A1A0A3A2A1A0A3A2A1AoA3A2AiA0A2AiA0A2A，入0A2A1A0A2AiA0A2A1A0A2A1AoA2AiA

25、0利用對照法，令D0=Di=D2=D3=D4=A3,D5=D6=D7=1,則F=B3。選擇另一8選1數(shù)據(jù)選擇器，利用對照法，令D0=D5=D6=D7=0,Di=D2=D3=D4=1,則F=B2。用74LS153數(shù)據(jù)選擇器實(shí)現(xiàn)的電路如習(xí)題圖3.14(c)所示。習(xí)題3.17分別用4選1集成電路74153和8選1集成電路74151實(shí)現(xiàn)下列函數(shù)。(1) F(A,B,C)m(1,3,4,6,7)；(2) F(A,B,C)m(0,2,4,5,6,7)；F(A,B,C,D)m(0,1,3,5,6,8,9,11,12,13)；(4) F(A,B,C,D)m(0,1,3,5,10,13,14)d(9,11,15

26、)。解：題目給出的函數(shù)最多為4變量函數(shù)，而4選1數(shù)據(jù)選擇器適于實(shí)現(xiàn)3變量以下的邏輯函數(shù)，若需實(shí)現(xiàn)4變量函數(shù)，可以采用先擴(kuò)展，再實(shí)現(xiàn)函數(shù)的方法。8選1數(shù)據(jù)選擇器適于實(shí)現(xiàn)4變量以下的邏輯函數(shù)。4選1數(shù)據(jù)選擇器74153函數(shù)式為：FiAiAcDicAiAcDiiAiAcDi2AiA°Di34選1數(shù)據(jù)選擇器74153擴(kuò)展為8選1數(shù)據(jù)選擇器以及8選1數(shù)據(jù)選擇器74151函數(shù)式為：FA2AiA0D0A2AiAcDiA2AiA。D2A2AiA0D3A2AiAcD4A2AiAcDsA2AiA0D6AzAiAoD7(1)實(shí)現(xiàn)函數(shù)F(A,B,C)m(1,3,4,6,7)ABCABCABCABCABC用4

27、選1數(shù)據(jù)選擇器74153實(shí)現(xiàn)設(shè)計(jì)，對照74153函數(shù)式以及設(shè)計(jì)函數(shù)式，令A(yù)i=A,A0=B,D0=Di=C,D2C,D3=1,電路如習(xí)題圖3.17(a)所示。用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)設(shè)計(jì)，用對照法，令A(yù)2=A,Ai=B,A0=C,Di=D3=D4=D6=D7=1,B3A3A2A0A2A1A3A2AiA0A2A1A0A3A2AiA0A3A2AiA0B2A2A1A0A2A0A2AlD0=D2=D5=0,電路如習(xí)題圖3.17(b)所示。73(2)實(shí)現(xiàn)函數(shù)F(A,B,C)m(0,2,4,5,6,7)ABCABCABCABCABCABC用4選1數(shù)據(jù)選擇器74153實(shí)現(xiàn)設(shè)計(jì)，令A(yù)i=A,A0=B,

28、DoDiC,D2=D3=1,電路如習(xí)題圖3.17(c)所示。CF(d)(b)A(A2)d0F10CBAAoAiA2MUXEN012012345670FA(A2)1d(f)(g)(h)習(xí)題3.17圖用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)設(shè)計(jì)，令A(yù)2=A,Ai=B,Ao=C,Do=D2=D4=D5=D6=D7=1,Di=D3=0,電路如習(xí)題圖3.17(d)所示。(3)實(shí)現(xiàn)函數(shù)F(A,B,C,D)m(0,1,3,5,6,8,9,11,12,13)ABCDABCDABCDABCDABCDABCDABCDABCDABCDABCD74ABCABCDABCDABCDABCABCDABC首先將4選1數(shù)據(jù)選擇器741

29、53,擴(kuò)展為8選1數(shù)據(jù)選擇器，令A(yù)2=A,Ai=B,A0=C,D0=D4=D6=1,Di=D2=D5=D,D3D,D7=0,電路如習(xí)題圖3.17(e)所示。用8選1數(shù)據(jù)選擇器74151的連接方式與習(xí)題圖3.17(e)所示完全相同，A?=A,A=B,Ao=C,D0=D4=D6=1,D1=D2=D5=D,D3D,D7=0,電路如習(xí)題圖3.17(f)所示。(4)實(shí)現(xiàn)函數(shù)F(A,B,C,D)m(0,1,3,5,10,13,14)d(9,11,15)ABCDABCDABCDABCDABCDABCDABCD(ABCDABCD)ABCABCDABCDABCABCDABC參考(3)的設(shè)計(jì)過程，令A(yù)2=A,Ai=B,Ao=C,Do=D5=D7=1,Di=D2=D6=D,D3=D4=0,用74153和74151實(shí)現(xiàn)的電路如習(xí)題圖3.17(g)和(h)所示。習(xí)題3.18組合電路的邏輯框圖如習(xí)題圖3.18所示。試分析輸出F3F2F1F0與B3B2B1B0的關(guān)系。習(xí)題3.18圖解：圖中使用的是8選1數(shù)據(jù)選擇器，其函數(shù)表達(dá)式為：FA2A1A0D0A2A1A0D1A2AA0D2A2AA0D3