數(shù)電試卷和答案2

1、2期末復(fù)習(xí)輔導(dǎo)2010年10月練習(xí)題一、填空題1.(11011)2=()102.8421BCD碼的1000相當(dāng)于十進(jìn)制的數(shù)值。3 ?格雷碼特點(diǎn)是任意兩個(gè)相鄰的代碼中有位二進(jìn)制數(shù)位不同。4 ?邏輯函數(shù)的反演規(guī)則指出，對(duì)于任意一個(gè)函數(shù)F,如果將式中所有的互換,互換，互換，就得到F的反函數(shù)F。5 .二極管的單向?qū)щ娦允峭饧诱螂妷簳r(shí)，外加反向電壓時(shí)。6 ?晶體三極管作開(kāi)關(guān)應(yīng)用時(shí)一般工作在輸出特性曲線的區(qū)和區(qū)。7 .TTL三態(tài)門(mén)的輸出有三種狀態(tài)：高電平、低電平和狀態(tài)。8 .集電極開(kāi)路門(mén)的英文縮寫(xiě)為門(mén)，工作時(shí)必須外加和。9?一個(gè)2線4線譯碼器，其輸入端的數(shù)目與輸出端數(shù)目相比較，后者較。10. 輸出n位代

2、碼的二進(jìn)制編碼器，一般有個(gè)輸入信號(hào)端。11. ?全加器是指能實(shí)現(xiàn)兩個(gè)加數(shù)和三數(shù)相加的算術(shù)運(yùn)算邏輯電路。12. 時(shí)序邏輯電路的輸出不僅與有關(guān)，而且與有關(guān)。13?與非門(mén)構(gòu)成的基本RS鎖存器的特征方程是，約束條件是。14?時(shí)序邏輯電路中，按照觸發(fā)器的狀態(tài)是否同時(shí)發(fā)生變化可分為_(kāi)和15. JK觸發(fā)器當(dāng)J=K=時(shí)，觸發(fā)器Qn+1=Qn。16?用555定時(shí)器構(gòu)成的多諧振蕩器，若充放電回路中有電阻、電容,則該多諧振蕩器形成的脈沖周期T17. A/D轉(zhuǎn)換需要經(jīng)過(guò)_、和四個(gè)步驟。18. 根據(jù)D/A轉(zhuǎn)換器分辨率計(jì)算方法，4位D/A轉(zhuǎn)換器的分辨率為19. DAC的轉(zhuǎn)換精度包括和。20. 為使采樣輸出信號(hào)不失真地代表

3、輸入模擬信號(hào),采樣頻率fs和輸入模擬信號(hào)的最高頻率fimax的關(guān)系是21?在A/D轉(zhuǎn)換時(shí)，將一個(gè)時(shí)間上連續(xù)變化的模擬量轉(zhuǎn)換為時(shí)間上離散的模擬量的過(guò)程稱(chēng)22. 在A/D轉(zhuǎn)換中，用二進(jìn)制碼表示指定離散電平的過(guò)程稱(chēng)為23. CPLD的含義是24. MAX+PLUSn中用于仿真文件的編輯器是。25. MAX+PLUSn中采用圖形編輯器設(shè)計(jì)時(shí)的后綴名為。26. 在MAX+PLUSn集成環(huán)境下，為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是27. VHDL語(yǔ)言中，定義設(shè)計(jì)的輸入輸出端口。28. 是VHDL語(yǔ)言的標(biāo)準(zhǔn)庫(kù)，包含了VHDL語(yǔ)言中的標(biāo)準(zhǔn)包集合。29. VHDL語(yǔ)言程序中，關(guān)鍵字實(shí)體的英文是。30. VHD

4、L128言程序中，關(guān)鍵字結(jié)構(gòu)體的英文是。31. VHDL語(yǔ)言程序保存時(shí)的文件名必須與相同。32. F<=(AANDB)OR(NOTAANDNOTB)運(yùn)算的結(jié)果是。33. VHDL語(yǔ)言中，邏輯操作符“NXOR的功能是。二、選擇題1. 十進(jìn)制數(shù)85轉(zhuǎn)換為二進(jìn)制數(shù)為()A.10010111010011C.1100101D.101010172. 二進(jìn)制數(shù)11011轉(zhuǎn)換為十進(jìn)制數(shù)為（）A.32B.27C.64D4. 8421BCD碼110011.001表示十進(jìn)制為（）A.33.2B.51.0125C.63.2D.51.25?在下列一組數(shù)中，與（111001 ） 2相等的數(shù)是（）A.（34）16B.

5、（65）8C.（57）106. 下列數(shù)碼均代表十進(jìn)制數(shù)6,其中按余3碼編碼的是（A.0110;B.1100;C.10017. “異或”邏輯與以下哪種邏輯是非的關(guān)系（）A.“與”邏輯B.“或”邏輯C.“同或”邏輯8. F1bcbc與F2bcbc兩函數(shù)的關(guān)系為（）A.相同B.對(duì)偶C.反函數(shù)9. n個(gè)變量，有多少個(gè)最小項(xiàng)（）A.2nB.2nC.n10. 利用三極管的截止?fàn)顟B(tài)和什么狀態(tài)實(shí)現(xiàn)開(kāi)關(guān)電路的斷開(kāi)和接通（）A.放大狀態(tài)B.擊穿狀態(tài)C.飽和狀態(tài)D.導(dǎo)通狀態(tài)11. TTL門(mén)電路是采用以下什么設(shè)計(jì)的門(mén)電路（）A.雙極型三極管B.單極型MOS管C.二極管D.三態(tài)門(mén)14 .邏輯電路的分析任務(wù)是（）A.給定

6、功能，通過(guò)一定的步驟設(shè)計(jì)出電路B.研究電路的可靠性C.研究電路如何提高速度D.給定電路，通過(guò)一定的步驟說(shuō)明電路的功能15 .組合邏輯電路不含有（）A.記憶能力的器件B16.常用的一種3-8線譯碼器是（A. 74148 B . 74138門(mén)電路和觸發(fā)器 C.門(mén)電路）C .7448D17.74138 是（）A.時(shí)序邏輯器件B.組合邏輯器件.定時(shí)器件D.運(yùn)算器.74151D .整形器件18.共陽(yáng)型七段數(shù)碼管各段點(diǎn)亮需要（）A.高電平 B .接電源 C19.由門(mén)電路組成的全加器是（）A.時(shí)序邏輯器件B .組合邏輯器件.低電平D .接公共端C.脈沖邏輯器件D.以上答案都不正確20.TTL門(mén)電路的工作電源

7、一般是（）A.25vB.+5VC.3V-18V22.輸入100Hz脈沖信號(hào)，要獲得A. 100進(jìn)制 B .10進(jìn)制10HZ的輸出脈沖信號(hào)需要用多少進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)（C.50進(jìn)制D.5進(jìn)制23 .時(shí)序邏輯電路設(shè)計(jì)的任務(wù)是（）A.給定功能，通過(guò)一定的步驟設(shè)計(jì)出時(shí)序電路B.研究電路的可靠性C.研究電路如何提高速度D.給定電路，通過(guò)一定的步驟說(shuō)明電路的功能24 .計(jì)數(shù)器是（）A.時(shí)序邏輯器件B.組合邏輯器件C.定時(shí)器件D.整形器件25 .以下何種電路具有記憶能力()C . 時(shí)序邏輯電路D . 多諧振蕩電路128A.門(mén)電路B.組合邏輯電路26 .時(shí)序邏輯電路一般可以分兩類(lèi)，即（）A.組合邏輯電路和時(shí)序邏輯

8、電路B?門(mén)電路和觸發(fā)器C.同步型和異步型D.模擬電路和數(shù)字電路28 ?時(shí)序邏輯電路通常由門(mén)電路和（）組成。A.存儲(chǔ)電路B.寄存器C.譯碼器29 .利用定時(shí)器555可以設(shè)計(jì)實(shí)現(xiàn)（）A.全加器B.多諧振蕩器C.寄存器D.譯碼器三、判斷題1. 8421BCD碼是二十進(jìn)制碼。（）2. 與邏輯是至少一個(gè)條件具備事件就發(fā)生的邏輯。（）3. L等于A和B的異或，其表達(dá)式是L=A+B（）4?“同或”邏輯功能是兩個(gè)輸入變量A、B相同時(shí)，輸出為1;A、B不同時(shí)，輸出為0。（）6.三態(tài)與非門(mén)的三個(gè)輸出狀態(tài)分別是高電平、低電平和接地狀態(tài)。（）7.OC門(mén)實(shí)現(xiàn)“線與”時(shí)必須要加上拉電阻。（）8.74LS是TTL低功耗肖特

9、基系列產(chǎn)品。（）9. 實(shí)現(xiàn)兩個(gè)一位二進(jìn)制相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱(chēng)為全加器。（）10. 實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)和低位進(jìn)位數(shù)相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱(chēng)為半加器。（）11. 譯碼器的輸入端是特定的輸入信號(hào)，輸出端是二進(jìn)制代碼。（）13. 基本RS觸發(fā)器具有“不定”問(wèn)題。（）14. JK觸發(fā)器有保持功能，但無(wú)翻轉(zhuǎn)功能。（）15. 邏輯器件74161是集成寄存器。（）16. 計(jì)數(shù)器不能作為分頻器。（）17. 對(duì)于TTL門(mén)電路來(lái)說(shuō)，如果輸入端懸空即代表輸入低電平。（）18. ADC是將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)的轉(zhuǎn)換電路。（）19. 集成D/A轉(zhuǎn)換器中，集成度是描述其性能參數(shù)的重要指標(biāo)之一。（）20. D

10、/A轉(zhuǎn)換器的位數(shù)越多，轉(zhuǎn)換精度越高。（）21. 雙積分型A/D轉(zhuǎn)換器的轉(zhuǎn)換精度高、抗干擾能力強(qiáng)，因此常用于數(shù)字式儀表中。（）22. 某CD音樂(lè)的頻率范圍是0.0220.0KHz,A/D轉(zhuǎn)換進(jìn)行采樣時(shí)，則采樣頻率可選擇50.7KHZ。（）建立圖形編輯文件時(shí)，保）23.存的路徑可以包含中文名。24. 相比FPGA,CPLD的單元數(shù)目多。（）25. 相比FPGA,CPLD的單元功能強(qiáng)。（）四、分析、設(shè)計(jì)、化簡(jiǎn)題（一）將下列邏輯函數(shù)化簡(jiǎn)成最簡(jiǎn)與或表達(dá)式。（1）F1ABABDADAF2(A,B,C,D)m(0,4,5,7,8,13,15)2)F1ABCACBCF2（A,B,C,D）m（0,2,5,7,8

11、,10,13,15）SSI邏輯電路的分析1.分析組合邏輯電路圖，寫(xiě)出F的邏輯函數(shù)表達(dá)式。AB=1>1&、128EN弁寫(xiě)出Q的狀態(tài)方程。設(shè)觸發(fā)器的初始狀態(tài)均為0。2?分析下圖，試寫(xiě)出F的表達(dá)式，弁說(shuō)明邏輯電路的功能。FiF3F2（三）譯碼器的應(yīng)用1試用74LS138和門(mén)電路實(shí)現(xiàn)邏輯函數(shù)F=AB+AC+BC環(huán)血屏希呈篇易兔P，章珂易!譯碼器的示意圖和功能表達(dá)式如下：選通時(shí)，Sl=1,S2=S3=0；輸出低電平有效。£二角日勺氏IIIIIIII丫0丫；y；y；Y4Y5Y；Y774LS138A2AiAo2.下圖為3線一8線譯碼器74LS138的方框圖A2 Al Ao圖中三個(gè)允許

12、端Si=l、S2=S3=0時(shí)，譯碼器才能正常譯碼；輸入端的輸入代碼順序?yàn)锳2AiAo;輸出端Yo-Y7輸出低電平有效。試用此二進(jìn)制譯碼器和與非門(mén)實(shí)現(xiàn)函數(shù)YABCA（BC），要求畫(huà)出連線圖（四）觸發(fā)器的應(yīng)用1 ?觸發(fā)器電路如下圖所示，試根據(jù)圖中弁寫(xiě)出Q的狀態(tài)方程。設(shè)觸發(fā)器的初始狀態(tài)均為CP、A的波形，對(duì)應(yīng)畫(huà)出輸出端 Q的波形,0。2?觸發(fā)器電路如下圖所示，試根據(jù)圖中n廠CP、D的波形，對(duì)應(yīng)畫(huà)出輸出端 Q的波形,1D八C1（五）計(jì)數(shù)器的應(yīng)用1?已知74LS161是同步四位二進(jìn)制加法計(jì)數(shù)器，計(jì)數(shù)器功能見(jiàn)下表，試用置數(shù)法構(gòu)成七進(jìn)制加法計(jì)數(shù)器，要求寫(xiě)出LD的表達(dá)式；畫(huà)出連線圖。CPCRLDCTt CT

13、p工作狀態(tài)X0XXX清零10XX頂置數(shù)X110 1保持（包括C狀態(tài)）X11X0保持（C=0 ）111 1計(jì)數(shù)74LS161的功能表Q 0 Qi Q2 Q3RdLDCP 74LS161OcCTt CT p Do D1 D2 D32?已知 74LS161是同步四位二進(jìn)制加法計(jì)數(shù)器，其功能表如表所示。試分析圖電路為幾進(jìn)制計(jì)數(shù)器，要求（1）寫(xiě)出LD的表達(dá)式；（2）指出進(jìn)制數(shù)；（3）畫(huà)出狀態(tài)轉(zhuǎn)換圖CPCRLDCTtCTp工作狀態(tài)X0XXX清零f :10XX頂置數(shù)X110 1保持（包括C狀態(tài)）X11X0保持（C=0 ）f111 1計(jì)數(shù)74LS161的功能表（六）DA轉(zhuǎn)換器的應(yīng)用Q oQ1Q2 Q3CRLD

14、CP 74LS161OcCTt CT p Do D1D2 D3十位的D/A電路如下圖所示，當(dāng)Rf=2R,Vref=5V,若電路的輸入數(shù)字量D9D8D7D6D5D4D3D2D1D0時(shí)=0000110001,試求：輸出電壓為多少?11111I1 1 1IN(MSB )Da DRf4JLk0。并寫(xiě)出Q的狀態(tài)方程。設(shè)觸發(fā)器的初始狀態(tài)均為(LSB)、填空題練習(xí)題參考答案1.275.10導(dǎo)通2.8截止;3.循環(huán)6.飽和13174.與或運(yùn)算0、1.2n;.S+RQn.采樣21?采樣11.（低位）進(jìn)位截止；號(hào)；12.OC當(dāng)前輸入狀態(tài)原變量、反變量；上拉電阻電源9.多輸出的原始狀態(tài)信RS=014.同步時(shí)序電路異

15、步時(shí)序電路15.1;16.0.7(R1+2R2)C保持量化編碼18.6.7%19.分辨率、轉(zhuǎn)換誤差20.fs淳fimax22?量化23.復(fù)雜可編程邏輯器件24.波形編輯器25.gdf26.被高層次電路設(shè)計(jì)調(diào)用27.實(shí)體28.STD庫(kù)29.entity30.Architecture31.實(shí)體名32.ABAB（同或）33.同或、選擇題1.13D；2.B；B;14.D;15.4.A;5.23A;24.A;25.判斷題A；C；C；6.C；16.B;17.26.C;27.7.C；8.C；B;18.C.;19.C；28.A;29.B;A；10B;20.C;11.A;B;21.B;12.B；22.B;1.X

16、V2.X3.X4.15.X16.X17.V5.V6.X18.X19.X7.X20.四、分析、設(shè)計(jì)、化簡(jiǎn)題（一）將下列邏輯函數(shù)化簡(jiǎn)成最簡(jiǎn)與或表達(dá)式。(1)F1ADF2AC(2)F1BC,F2BDSSI邏輯電路的分析C=1時(shí)當(dāng)C=0時(shí)F=高阻狀態(tài)真值表V8.V9.X10.X11.X12.X13.V14.X21.V22.V23.X24.X25.VBDBCD(AB)(AB)ABABF2=ABF3=ABAB輸入輸出ABF1F2F3000010110010010110012.F1=AB此電路為一位數(shù)值比較器。（三）MSI組合邏輯電路的應(yīng)用1.F=AB+AC+BC=ABC+ABC+ABC+ABC=m3+m5+m6+m7=中目Y$'H172.（四）觸發(fā)器的應(yīng)用flC!1HTL2.m一Q-i