行業(yè)報(bào)告一位全加器的試驗(yàn)報(bào)告報(bào)告模板范文

1、一位全加器的實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)工程名稱： 在QuartusII中用原理圖輸入法設(shè)計(jì) 1位加法器實(shí)驗(yàn)日期：20XX-X-X實(shí)驗(yàn)成績(jī)：實(shí)驗(yàn)評(píng)定標(biāo)準(zhǔn)：1實(shí)驗(yàn)程序是否止確A ( ) B ( ) C ()2實(shí)驗(yàn)仿真、結(jié)果及分析是否合理A ( ) B ( ) C ()3實(shí)驗(yàn)報(bào)告是否根據(jù)規(guī)定格式A ( ) B ( ) C ()一、實(shí)驗(yàn)?zāi)康氖煜だ肣uartusII的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單組合電路,掌握層次化設(shè) 計(jì)的 方法.二、實(shí)驗(yàn)器材電腦一臺(tái),試驗(yàn)箱一個(gè)三、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)過(guò)程1.根據(jù)附錄四介紹的方法與流程,完成半加器的設(shè)計(jì),包括原理圖輸入、編譯、綜合、適配、仿真、實(shí)驗(yàn)板上的硬件測(cè)試,并將此半加器電路設(shè)置成一個(gè)硬件符

2、號(hào)入庫(kù).1半加器的設(shè)計(jì)原理圖入下列圖所示：| Udder3 |厥,/電念|爐*慚屯七四人楷 h_adtler寸乳二二二：二二：二:2半加器的仿真圖如下: arm?O-* A* DH o C2 .重復(fù)步驟1的操作,利用步驟1得到的半加器硬件元件,完成全加器的電路圖設(shè) 計(jì),編譯,仿真：幅 h_*ddA 口埒乳fe _ _11L13 M性 f_.addcr.)bdf1全加器的設(shè)計(jì)原理圖如下:2全加器的仿真結(jié)果如下:Kumt.* AIOT 口IT：100ns10 口已:5m 口的% ul_uLI0003 .對(duì)照試驗(yàn)箱上所用芯片,在電腦上選擇好目標(biāo)芯片,綁定引腳4 .最后把試驗(yàn)箱接好電源盒計(jì)算機(jī)接口,把

3、程序下載到目標(biāo)芯片上,接著就可以 在試驗(yàn)箱上通過(guò)按鍵和發(fā)光二極管來(lái)驗(yàn)證實(shí)驗(yàn)的正確性.四、實(shí)驗(yàn)程序1.或門(mén)邏輯描述：library ieee;use ieee.std_logic_1164.all;entity or2 isport(a,b :in std_logic ;o:out std_logic );end entity or2architecture fhl of or2 isbegino=a or b;end architecture fh1;1 .半加器的描述：library ieee;use ieee.std_logic_1164.all;entity h_adder isport

4、(a,b :in std_logic ;h,c:out std_logic );end entity h-dderarchitecture fhl of h_adder isbeginh=(a or b)AND(a nand b);cA b=B c=d h=e)u2:h_adder port map(a=e b=C c=f h=Ci) u3:or port map(a=d b=f o=H) end architecture fd1;五、 實(shí)驗(yàn)仿真、結(jié)果及分析1.仿真結(jié)果如圖：2結(jié)果及分析:該一位加法器是由兩個(gè)半加器組成,在半加器的根底上,采用元件的調(diào)用和 例化語(yǔ)句,將元件連接起來(lái),而實(shí)現(xiàn)全加器的VHD閭程和整體功能.全加器包含 兩個(gè)半加器和一或門(mén),1位半加器的端口 a和b分別是兩位相加的二進(jìn)制輸入信 號(hào),h是相加和輸出信號(hào),c是進(jìn)位輸出信號(hào).構(gòu)成的全加器中,A,B,C分別是該 一位全加器的三個(gè)二進(jìn)制輸入端,H是進(jìn)位端,Ci是相加和輸出信號(hào)的和,上圖 是根據(jù)試驗(yàn)箱上得出