集成電路設計技術與工具 集成電路版圖設計

1、2021-10-92021-10-9前者包括布線和器件結構后者只有布線2021-10-9fig. met5 & mvia5 patternp-subnwellpwelln-pktp-pktp-n-n+stip+peteostisi2sinusgpsgwti/tinwwmet1mvia1met2met3met4mvia2mvia3mvia4imd2imd3imd4imd1sinpsgmet5pad2021-10-9l版圖設計l掩膜版制造l光刻等制造工藝l封裝與測試2021-10-9 涂光刻膠 曝光 顯影與后烘 腐蝕 腐蝕 2021-10-92021-10-92021-10-92021-10-92

2、021-10-92021-10-92021-10-92021-10-92021-10-9l版圖(layout)是集成電路從設計走向制造的橋梁，它包含了集成電路尺寸、各層拓撲定義等器件相關的物理信息數據。l設計規(guī)則是如何向電路設計及版圖設計工程師精確說明工藝線的加工能力，就是設計規(guī)則描述的內容。包括幾何設計規(guī)則、電學設計規(guī)則、布線規(guī)則。l設計規(guī)則是各集成電路制造廠家根據本身的工藝特點和技術水平而制定的。因此不同的工藝，就有不同的設計規(guī)則。l掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關。2021-10-9l版圖設計規(guī)則：是指為了保證電路的功能

3、和一定的成品率而提出的一組最小尺寸，如最小線寬、最小可開孔、線條之間的最小間距、最小套刻間距等。l設計規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)；然而，規(guī)則越富有進取性，則電路性能改進的可能性也越大，這種改進可能是以犧牲成品率為代價的。l描述幾何設計規(guī)則的方法：微米規(guī)則微米規(guī)則和規(guī)則規(guī)則。2021-10-9l把設計過程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉換成硅芯片時所必需的掩模圖形。層次表示 含義 標示圖 nwell n阱層 active n+或p+有源區(qū)層 poly 多晶硅層 contact 接觸孔層 metal 金屬層 pa

4、d 焊盤鈍化層 2021-10-92021-10-9編號描 述尺寸(m )目的與作用1.1n阱最小寬度10.0保證光刻精度和器件尺寸1.2n阱最小間距10.0防止不同電位阱間干擾1.3n阱內n阱覆蓋p+2.0保證n阱四周的場注n區(qū)環(huán)的尺寸1.4n阱到n阱外n+距離8.0減少閂鎖效應2021-10-9編 號描 述尺寸目的與作用2.1p+、n+有源區(qū)寬度3.5保證器件尺寸，減少窄溝道效應2.2p+、n+有源區(qū)間距3.5減少寄生效應2021-10-9編號描 述尺 寸 目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導3.2多晶硅間距2.0防止多晶硅聯條3.3與有源區(qū)最小外間距1.0保證溝道區(qū)

5、尺寸3.4多晶硅伸出有源區(qū)1.5保證柵長及源、漏區(qū)的截斷3.5與有源區(qū)最小內間距3.0保證電流在整個柵寬范圍內均勻流動2021-10-9編 號描 述尺 寸目的與作用4.1接觸孔大小2.0 x2.0保證與鋁布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區(qū)覆蓋孔1.5防止pn結漏電和短路4.5有源區(qū)孔到柵距離1.5防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離1.5防止源、漏區(qū)與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條2021-10-9編 號描 述尺 寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導5.2金屬間距2.0防止鋁條短路2021-

6、10-9編 號描 述尺 寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號之間串擾6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區(qū)最小距離25.0提高可靠性需要2021-10-9l阱的間距和間距的規(guī)則lmos管的規(guī)則l接觸 金屬與有源區(qū) 金屬與多晶硅 vdd和vss（襯底接觸）2021-10-9l電學設計規(guī)則給出的是由具體的工藝參數抽象出的電學參數，是電路與系統設計模擬的依據。l不同的工藝線和工藝流程，電學參數有所不同。l描述內容：晶體管模型參數、各層薄層電阻、層與層間的電容等。l幾何設計規(guī)則是圖形編輯的依據，電學設計規(guī)則是分析計算的依據。2021-1

7、0-9l布線層選擇，盡可能降低寄生效應。l電源線和地線應盡可能用金屬線走線；多采用梳狀結構，避免交叉。l禁止在一條金屬走線的長信號線下平行走過另一條用多晶硅或擴散區(qū)走線的長信號線。l壓焊點離芯片內部圖形的距離不應少于20m。2021-10-9l晶體管是集成電路版圖中最基本和最重要的器件l雙極型晶體管版圖設計的基本原則以及設計要點lmos晶體管版圖設計的基本原則以及設計要點l設計技巧需在實踐中不斷總結2021-10-9雙極型集成電路版圖設計的注意點：雙極型集成電路版圖設計的注意點： （1） 吃透電路的設計思想，弄清電路的工作原理； （2）了解現有的工藝水平和工藝方法 ； （3）認真考慮成品率問題

8、。 當然，有的工程技術人員，既是電路設計者，又是版圖設計者，這樣將會更好地把電路設計和版圖設計融為一體，更有利于實現電路設計的意圖。 2021-10-9l b e cl典型數字集成電路中npn晶體管剖面圖p+p+n+n-pn+n+p-sio2buried layer metalpn-isolationpn-isolation2021-10-9雙極型集成電路版圖設計一般原則：雙極型集成電路版圖設計一般原則：l隔離區(qū)劃分原則隔離區(qū)劃分原則 l幾何對稱設計幾何對稱設計 l熱對稱設計熱對稱設計 l圖形尺寸選擇原則圖形尺寸選擇原則 2021-10-9l在設計集成電路元件的圖形和尺寸時，要綜合考慮工藝水平

9、的限制和對電路性能指標的要求。l集成電路中對晶體管的要求主要是： (1) 有一定的ft； (2) 滿足要求的開關時間； (3) 能承受一定的電流； (4) 具有較低的噪聲系數； (5) 具有一定的耐壓。 在設計電路中的某一管子時，對上述各項要求不能同等地考慮，應首先弄清此管子在電路中的作用，抓住主要矛盾，設計出符合要求的管子。 2021-10-9一般雙極型晶體管的一般雙極型晶體管的設計步驟根據bvcbo，同時參照rcs、cjc的要求選擇外延層電 阻率epi；根據管子最大工作電流icm、 ft、rb、rcs確定晶體管圖形；由icm確定有效發(fā)射區(qū)長度leff；有以上條件和現有工藝水平確定晶體管尺寸

10、；選取隔離島尺寸。2021-10-9常用的幾種晶體管圖形如下： 單基極條圖形（適合于高頻小功率管） 雙基極條圖形（適合于輸出管） 基極和集電極引線孔都是馬蹄形結構 發(fā)射極和集電極引線孔是馬蹄形結構 梳形結構 2021-10-9多發(fā)射極晶體管的設計多發(fā)射極晶體管的設計 ：（1）多發(fā)射極晶體管的優(yōu)缺點（2）對多發(fā)射極晶體管的要求（3）多發(fā)射極晶體管剖面圖及等效原理圖 2021-10-9集成電路中的集成電路中的pnp管管 在模擬集成電路中常見的pnp晶體管是橫向pnp晶體管，這種結構晶體管的發(fā)射區(qū)和集電區(qū)是在n型硅基片上用擴散或離子注入的辦法在形成pnp管基區(qū)同時形成的，而n型基片作為橫向pnp管的

11、基區(qū)。 （1）橫向pnp制作 （2）橫向pnp管的特點 （3）襯底pnp管 2021-10-9一、 mos管的典型物理表示法 mos管的典型物理表示法包括了兩個矩形，它們代表了為制造這個mos管所需的光刻圖形。 當多晶硅穿過有源區(qū)時，就形成了一個管子。在圖中當多晶硅穿過n擴散區(qū)時，形成nmos，當多晶硅穿過p擴散區(qū)時，形成pmos。 2021-10-9二、大尺寸mos管的版圖設計 大尺寸mos管用于提供大電流或大功率的輸出。它們的版圖一般采用并聯晶體管結構的基本技術，以及減小多晶硅柵電阻的方法。 2021-10-9三、器件的失配問題 總體布局問題和器件的個體或匹配體的問題（1）在版圖布局中必須

12、考慮器件分布方式對電路性能的影響； （2）器件個體或匹配體的版圖設計問題是要解決具體器件的形狀、方向、連接以及匹配器件在相對位置、方向等方面的問題。因為在工藝過程將引入器件的失配和誤差，所以在個體器件和匹配體器件的版圖設計中必須充分地考慮失配和誤差問題，通過版圖設計避免或減小失配或（和）誤差。 2021-10-9l層次圖例l邏輯圖l電路圖l版圖2021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-9ic版圖設計三個階段： 基本元器件版圖

13、設計、布局和布線、驗證。版圖設計前的準備工作：1、電路原理圖；2、熟悉設計工具；3、建立工藝文件；4、設計驗證命令文件；5、建立版圖數據庫；6、建立單元庫。2021-10-9l版圖的構成 版圖由多種基本的幾何圖形所構成。常見的幾何圖形有：矩形（rectangle）、多邊形（polygon）、等寬線(path和wire)、圓（circle）、?。╝rc）等。 l 版圖布局布線 布局就是將組成集成電路的各部分合理地布置在芯片上。布局是有層次的：器件級、基本單元級以及功能塊級布線就是按電路圖給出的連接關系，在版圖上布置元器件之間、各部分之間的連接。l單元和單元庫的建立4.5.1 版圖設計基本概念版圖

14、設計基本概念2021-10-9 在版圖設計階段，無論是全定制還是半定制版圖設計一定都會用到單元或單元庫。 所謂全定制設計方法就是利用人機交互圖形系統，所謂全定制設計方法就是利用人機交互圖形系統，由版圖設計人員從每個半導體器件的圖形、尺寸開始由版圖設計人員從每個半導體器件的圖形、尺寸開始設計，直至整個版圖的布局布線設計，直至整個版圖的布局布線。 而在標準單元設計方法中，基本的電路單元(如非門、與非門、或非門、全加器、d觸發(fā)器)的版圖是預先設計好的，放在cad工具的版圖庫中。這部分版圖不必由設計者自行設計，所以叫半定制。所以在半定制設計中常用到標準單元法，標準單元是一種圖形高標準單元是一種圖形高度

15、相等，但寬度可按設計需要自由給定的結構。度相等，但寬度可按設計需要自由給定的結構。在規(guī)定高度、可變寬度范圍內，設計者可設計多種尺寸、多種功能的元器件。2021-10-9單元庫里四種符號：l邏輯符號（symbol view）l線路圖（schematic view）l版圖（layout view）l抽象圖（abstract view）2021-10-9工藝文件（technology file）：l各層的顏色、線型、顯示等l單層和雙層性質l視圖（ view）及其性質l物理設計規(guī)則2021-10-9考慮電性能和熱性能考慮電性能和熱性能一、提高金屬化層布線的可靠性一、提高金屬化層布線的可靠性 （1）大量

16、的失效分析表明，因金屬化層（目前一般是a1層）通過針孔和襯底短路，且a1膜布線開路造成的失效不可忽視，所以必須在設計布線時采取預防措施。例如盡量減少a1條覆蓋面積，采用最短a1條，并盡量將a1條布在厚氧化層（厚氧化層寄生電容也?。┥弦詼p少針孔短路的可能。2021-10-9（2） 防止a1條開路的主要方法是盡少通過氧化層臺階。如果必須跨過臺階，則采取減少臺階高度和坡度的辦法。例如對于厚氧化層上的引線孔做尺寸大小不同的兩次光刻（先刻大孔，再刻小孔），以減小臺階坡度，如圖所示。2021-10-9（3） 為防止a1條電流密度過大造成的電遷移失效，要求設計時通過a1條的電流密度j2105a/cm2（即2

17、ma/m2），a1條要有一定的寬度和厚度。（4） 對多層金屬布線，版圖設計中布線層數及層與層之間通道應盡可能少。2021-10-9二、二、 版圖設計應考慮熱分布問題版圖設計應考慮熱分布問題 盡量降低芯片溫度以降低失效率盡量降低芯片溫度以降低失效率 在整個芯片上發(fā)熱元件的布局分布要均勻，不使熱量過分集中在一角。在元件的布局上，還應將容易受溫度影響的元件遠離發(fā)熱元件布置。在必須匹配的電路中，可把對應的元件并排配置或軸對稱配置，以避免光刻錯位和擴散不勻。要注意電源線和地線的位置，這些布線不能太長。 2021-10-9三、三、加強工藝監(jiān)控加強工藝監(jiān)控 專門設計一組微電子測試圖形監(jiān)控工藝參數。 四、四、

18、其他措施其他措施 1、元件尺寸的選擇要適當 2、保證電路參數的要求 3、cmos電路抗閂鎖措施2021-10-9版圖錯誤有三類：版圖錯誤有三類：1 1）違反幾何設計規(guī)則的錯誤；）違反幾何設計規(guī)則的錯誤；2 2）電路連接錯誤；）電路連接錯誤；3 3）電學性能上的錯誤。）電學性能上的錯誤。2021-10-9命令文件格式：命令文件格式：draculadracula、divadiva、zeniverizeniveri等等驗證工作：驗證工作：drc design rule checkererc electrical rule checkerne net list extractorlvs layout

19、versus schematiclpe layout parasitical extractor2021-10-9cdl/spice網表網表slognet邏輯網表邏輯網表lvs版圖數據版圖數據命令文件命令文件ldc版圖網表版圖網表ngrlvs報錯文件ldx ledrc，erc報錯文件報錯文件圖形結果圖形結果版圖驗證流程版圖驗證流程 2021-10-9command filefour blocks : description block input layer block technology block operation block2021-10-9description block*des

20、criptionprimary = top123 system = gds2scale = .001micresolution = .25micindisk = in.gdsoutdisk = out.gds*end2021-10-9input layer block*input-layer nplus = 1 pplus= 2 metal= 3 poly= 4 contact= 6 text= 10 atachmetal substrate= bulk 63 connect-layer= nsd psd poly metal*end2021-10-9technology block* tec

21、hnologymaskorder bulk poly met1 met2 dielectric d1 bulk 3.7 0.275dielectric d2 poly 4.0 0.5dielectric d3 met1 4.2 1.42dielectric d4 met2 4.2 1.42 conductor poly 0.2 10.0conductor met1 0.58 0.15conductor met2 0.58 0.15contact via1 0.09 4.0contact cont 0.09 4.0contact npcont 0.09 4.0*end2021-10-9 oper

22、ation commandsor command or layer1 layer2 layer3 output cnamelnumand command and layer1 layer2 layer3 output cnamelnumnot command not layer1 layer2 layer3 output cnamelnumxor command xor layer1 layer2 layer3 output cnamelnumdrc、erc、lvs、ne commands2021-10-9驗證基本操作命令驗證基本操作命令：1）邏輯操作命令）邏輯操作命令2）尺寸調整命令）尺寸調

23、整命令3）電學節(jié)點提取命令）電學節(jié)點提取命令4）設計規(guī)則檢查命令）設計規(guī)則檢查命令5）電路器件提取命令）電路器件提取命令6）電學規(guī)則檢查命令）電學規(guī)則檢查命令7）版圖與電路圖一致性檢查命令）版圖與電路圖一致性檢查命令8）寄生參數提取命令）寄生參數提取命令 2021-10-9l幾何設計規(guī)則的驗證（幾何設計規(guī)則的驗證（drc） drc驗證命令格式：出錯條件出錯輸出 出錯條件：ext lay1 lt n enc lay1 lay2 lt n int lay1 lay2 lt n width lay1 lt n 出錯輸出語句，可以在其中列出出錯單元的名稱(cell name)及層次(layname)，

24、并寫成：output cellname layname。2021-10-9例: （1）extt polycon diff lt 0.7 output e105 44 這一句意味著當多晶硅與擴散區(qū)包含時，在沿寬度方向的邊緣內外間距小于0.7m時出錯，其中t更強調了在間距等于0時也出錯。“出錯輸出”在指定44層上給出單元e105一個錯誤標志。 （2）width con lt 0.6 output e53a 44 這一句意味著接觸孔寬度0.6m小于出錯，“出錯輸出”在指定44層上給出單元e53a一個錯誤標志。 2021-10-9l版圖的電學驗證（版圖的電學驗證（erc） 電學錯誤，如電源、地、某些輸入或輸出端的連接錯誤。這就需要用er