Quartus-Ⅱ81入門教程一個Verilog程序的編譯和功能仿真

1、Quartus- 8.1 入門教程 （ 一個Verilog 程序的編譯和功能仿 真）Quartus 8.1 入門教程（一個 Verilog 程序的編譯和功能仿真）Quartus 是 Altera 公司推出的專業(yè) EDA 工 具，支持原理圖輸入、 硬件描述語言的輸入等多 種輸入方式。硬件描述語言的輸入方式是利用類 似高級程序的設計方法來設計出數(shù)字系統(tǒng)。 接下 來我們對這種智能的 EDA 工具進行初步的學 習。使大家以后的數(shù)字系統(tǒng)設計更加容易上手。第一步：打開軟件資源管信息欄任務管快捷工具欄：提供設置( setting )，編譯 (compile )等快捷方式，方便用戶使用，用戶 也可以在菜單欄的

2、下拉菜單找到相應的選項。 菜單欄：軟件所有功能的控制選項都可以在其下 拉菜單中找到。信息欄：編譯或者綜合整個過程的詳細信息顯示 窗口，包括編譯通過信息和報錯信息注意以下 命名 要一致第二步：新建工程1 工程名稱：程頂層模塊名（芯片級設體計為實名）要求與2 添加已有文件（沒有已有文件的直接跳過4如果有已經(jīng) 存nex在t ）的文件 就在該過程56第三步：添加文件( filenew VHDL file )，新建完成 之后要先保存。我們選擇 Verilog HDL File設計文件格式既第四步：編寫程序 以實現(xiàn)一個與門和或門為例， Verilog 描述源文 件如下： module test(a,b,o

3、ut1,out2); input a,b;Output out1,out2;7assign out1=a&b; assign out2=a | b; endmodule 然后保存源文件；第五步：檢查語法（點擊工具欄的這個按鈕start Analysis & synthesis ）語法檢查成點擊確定完成語法檢查該窗口顯示了語法檢查后的詳細第六步：（鎖定引腳，點擊工具欄的（ pin planner ）（注：如果不下載到開發(fā)板上進行測試，引腳可以不用分配 ）各個端頂層某塊的雙擊 location 為您的輸入輸出配置引腳。第七步：整體編譯（工具欄的按鈕startComplilation ）9選擇為該窗

4、口給出綜合后代碼的資源使第八步：功能仿真(直接利用 quratus 進行功能仿真)1 將仿真類型設置為功能仿真( AssignmentssettingSimulator Settings 下拉 Function )2 建立一個波形文件：Functional表示功能仿真，既不包括時10newVector Waveform File )添加波形文件作然后導入引腳（雙擊 Name下面空白區(qū)域 Node Finderlist 點擊 ）：雙擊點擊如11接下來設置激勵信號（單擊選擇TimingMultiplied by1）設置仿真的開設置仿真的開置輸入置輸入設置 b 信號源的時候類同設置 a 信號源，最后

5、一步改為 Multiplied by我們自定義定義我們Simulation Netlist然后要先生成仿真需要的網(wǎng)表（工具欄 processingGenerate Functional）12接下來開始仿真（仿真前要將波形文件保存，點擊工具欄開始仿真）：b 兩個觀察波形，剛好符合我們的邏輯。功能仿真通過。由 a，觀察波形，剛好符合我們的邏輯。功能仿真通過。第九步：下載（點擊Programmer），再點擊 Hardware Setup配置下載電纜, 單擊彈出窗口的“Add Hardware ”按鈕，選擇并口下載 ByteBlasterMV or ByteBlasterMV ，單擊“ Close ”按