SoC技術(shù)及其發(fā)展

1 SoC 技術(shù)及其發(fā)展技術(shù)及其發(fā)展 張海旻詹明魁張夏寧 軟件 03 2 班 033168 bilsin90 軟件 03 2 班 033191 mkuizhan 軟件 03 1 班 033150 tongjixianing 摘要 摘要 本文介紹 SoC 技術(shù)的基本原理與發(fā)展過程 對 IP 芯核的設(shè)計理念與相關(guān)技術(shù)進(jìn) 行了深入探討 最后針對當(dāng)前存在的問題進(jìn)行了討論與展望 SoC 技術(shù)是當(dāng)前研究的 一個熱點 本文對此作了詳盡的分析 關(guān)關(guān)鍵詞鍵詞 SoC 技術(shù) IP 芯核 系統(tǒng)設(shè)計 體系結(jié)構(gòu) 1引言引言 縱觀半導(dǎo)體產(chǎn)業(yè)的發(fā)展 基本每隔 20 年就有一次大的變革 在從 60 年代開始 的第一次變革中 IC 公司從系統(tǒng)公司中分離出來 而從 80 年代開始的第二次變革誕 生了 ASIC 專用集成電路 使門陣列和標(biāo)準(zhǔn)單元設(shè)計技術(shù)成熟 從而出現(xiàn)了以設(shè) 計為主的 FablessI C 公司和以加 T 為主的 Foundry 公司 2000 年前后 得益于半導(dǎo) 體工藝技術(shù)的不斷發(fā)展 可集成的晶體管數(shù)目可達(dá)到一千萬個 采用一般的 ASIC 設(shè) 計方法實現(xiàn)起來比較困難 于是基于 IP 復(fù)用的設(shè)計方法被提出 IP 提供商 芯片協(xié) 議公司等新興的公司應(yīng)運而生 表 1 回顧了集成電路技術(shù)發(fā)展的歷史 年份1948 1950 196 1 19661971198019902000 規(guī)模晶體管分 離 元 件 SSIMSILSIVLSIGSI 理論集 成度 10 102 10 103 103 105105 108 16 10 9 每芯片 晶體管 集成度 1110103103 2 1032 103 5 105 108 代表產(chǎn) 品 二 極 管 三 極 門電路 觸發(fā)器 計數(shù)器 加法器 8 位微 處理器 16 位 32 位微 處理器 SoC 高檔 微處 理器 2 管 表 1 集成電路技術(shù)發(fā)展簡況 當(dāng)今 在微電子及其應(yīng)用領(lǐng)域正在發(fā)生一場前所未有的革命性變革 這場變革 是由片上系統(tǒng) SoC System on a Chip 技術(shù)研究應(yīng)用和發(fā)展引起的 片上系統(tǒng) SoC 技術(shù)是以超深亞微米 VDSM Very Deep Sub Micron 工藝和知識產(chǎn)權(quán) IP Intellectual Property 核復(fù)用 Reuse 技術(shù)為支撐 SoC 技術(shù)是當(dāng)今超大規(guī)模集 成電路的發(fā)展趨勢 也是 21 世紀(jì)集成電路技術(shù)的主流 為集成電路產(chǎn)業(yè)提供了前所 未有的廣闊市場和難得的發(fā)展機(jī)遇 SoC 技術(shù)應(yīng)用研究和發(fā)展將對經(jīng)濟(jì)建設(shè) 社會發(fā) 展 國家安全和經(jīng)濟(jì)社會信息化有著重大意義 同時也為微電子應(yīng)用產(chǎn)品研究開發(fā) 生產(chǎn)提供了新型的優(yōu)秀的技術(shù)方法和工具 SoC 設(shè)計觀念與傳統(tǒng)設(shè)計觀念完全不同 在 SoC 設(shè)計中 設(shè)計者面對的不再是 電路芯片 而是能實現(xiàn)設(shè)計功能的 IP 模塊庫 SoC 設(shè)計不能一切從頭開始 要將設(shè) 計建立在較高的基礎(chǔ)之上 利用己有的 IP 芯核進(jìn)行設(shè)計重用 建立在 IP 芯核基礎(chǔ)上 的系統(tǒng)級芯片設(shè)計技術(shù) 使設(shè)計方法從傳統(tǒng)的電路級設(shè)計轉(zhuǎn)向系統(tǒng)級設(shè)計 毫無疑 問 今天的高技術(shù)公司若不能很快地成功過渡到 SoC 設(shè)計就有被歷史淘汰的危險 因此 研究 開發(fā) 應(yīng)用 SoC 技術(shù)對于企業(yè)發(fā)展具有至關(guān)重要的意義 2基本概念及基本概念及 SoC 設(shè)計流程設(shè)計流程 系統(tǒng)級集成電路 SoC 的概念一般是指 能在單一硅片上實現(xiàn)信號采集 轉(zhuǎn)換 存儲 處理 UO 等功能 將數(shù)字電路 模擬電路 信號采集和轉(zhuǎn)換電路 存儲器 MPU MCU DSP 等集成在一塊芯片上實現(xiàn)一個系統(tǒng)功能 核心 Core 比如嵌人式 CPU 和若干 IP 模塊組成 所謂 IP Intellectual Properties 模塊 是指具有知識產(chǎn)權(quán)的模塊 包括軟 IP 固化 IP 和硬 IP 3 種類型 隨著 IC 的發(fā)展和 SoC 復(fù)雜程度的提高 IP 己成為 SoC 設(shè) 計的技術(shù)基礎(chǔ) 因此給 IP 的開發(fā)帶來巨大的商機(jī) 使 IP 成為了一種商品 IP 技術(shù)越 來越成為 IC 業(yè)界廣泛關(guān)注的焦點 SoC 系統(tǒng)設(shè)計方法對傳統(tǒng)的設(shè)計方法及 EDA 工具提出了新的挑戰(zhàn) 一方面 由 于電路設(shè)計復(fù)雜程度的增加和市場周期縮短的壓力 要求 SoC 系統(tǒng)設(shè)計采用基于 IP 重用和模塊的設(shè)計方法 另一方面 深亞微米技術(shù)帶來新的可靠性問題和物理特 性 使得底層的細(xì)節(jié)必須引起前所未有的重視 SoC 系統(tǒng)設(shè)計涉及高層和底層兩個方 面 通過適當(dāng)?shù)靥幚韮烧叩年P(guān)系 保證高層設(shè)計能順利地連接到底層 下面簡單介紹一下 SoC 基本設(shè)計流程 通常 SoC 設(shè)計包括系統(tǒng)級設(shè)計 電路 級設(shè)計 物理實現(xiàn) 物理驗證及最終驗證 SoC 設(shè)計中的關(guān)鍵環(huán)節(jié)是 IP Core 復(fù)用技 術(shù) 完成一個片上系統(tǒng)設(shè)計必須要在很大程度上依賴對公司內(nèi)部或其它公司的已成 熟芯核即 IP Core 設(shè)計的復(fù)用 片上系統(tǒng)由 IPCore 的組合將完成 50 90 系統(tǒng)功能 圖 1 是 SoC 的基本設(shè)計流程 3 圖 1 SoC 的設(shè)計流程 從圖 1 可以看出 IP 核設(shè)計復(fù)用技術(shù)對 SoC 設(shè)計的重要性 但是由于缺乏 IP 設(shè) 計規(guī)范和標(biāo)準(zhǔn) 設(shè)計風(fēng)格的差異導(dǎo)致 IP 核交流復(fù)用的困難和風(fēng)險 阻礙了 SoC 的快 速發(fā)展 而且 在 SoC 的設(shè)計項目中通常包括 CPU DSP 等需要軟件控制的部分 用通常的硬件描述語言 HDL 構(gòu)建 協(xié)調(diào)及驗證這些模塊時將遇到巨大的困難和耗費 大量的時間 SoC 設(shè)計概念的出現(xiàn)給電子系統(tǒng)的設(shè)計帶來諸多優(yōu)點 芯片級的系統(tǒng)集 成帶來其體積和功耗小 可靠性 穩(wěn)定性和抗干擾性大為提高 且信號的傳輸延遲 降低 系統(tǒng)可以運行在更高的頻率上 因此 大大縮小了系統(tǒng)尺寸 降低了系統(tǒng)造 價 并且更易于編譯 節(jié)能等 3SoC 所涉及的關(guān)鍵技術(shù)所涉及的關(guān)鍵技術(shù) SoC 作為系統(tǒng)級集成電路 能在單一硅芯片上襀信號采集 轉(zhuǎn)換 存儲 處理和 I O 等功能 將數(shù)字電路 模擬電路 信號采集和轉(zhuǎn)換電路和 存儲器 MPU MCU DSP 等集成在一塊芯片上實現(xiàn)一個系統(tǒng)功能 這是一個非常復(fù)雜的技 術(shù) 它的實現(xiàn)主要涉及如下 9 個方面 深亞微米技術(shù) 工藝加工線寬的不斷減少 給電路的設(shè)計仿真帶來了新的挑戰(zhàn) 原可忽略的器 件模型的二級三級也必須加以考慮 線與線 器件與器件間的相互影響將變得不可 忽略 低電壓 低功耗技術(shù) 線寬的變小 使電源電壓也變小 給電路設(shè)計與閾值電壓提出了新的要求 同 時隨著集成度的提高 電路功耗也會相應(yīng)提高 所以必須采取相應(yīng)措施 以降低功 耗 4 低噪聲設(shè)計及隔離技術(shù) 隨著電路工作頻率和集成度的提高 噪聲影響將變得越來越嚴(yán)重 降噪和隔離 技術(shù)變得十分重要 對要求較高的電路 用 PN 結(jié)隔離和挖槽還不能達(dá)到要求 作為 過渡 目前提出了 SiP 電路 System in Package 即把幾個電路封裝在一起 多片集 成成 SoC 特殊電路的工藝兼容技術(shù) SoC 工藝技術(shù)主要考慮一些特殊工藝的相互兼容性 例如 DRAM Flash 與 Logic 工藝的兼容 數(shù)字與模擬的相互兼容 IP 核的集成必須考慮工藝 電參數(shù)等條 件的相互兼容 設(shè)計方法的研究 SoC 的出現(xiàn)對設(shè)計方法也提出了更高的要求 這主要包括設(shè)計軟件和設(shè)計方法的 研究和提高 使設(shè)計工程師在設(shè)計階段就能正確地仿真出電路系統(tǒng)的全部功能和真 實性能指標(biāo) 嵌入式 IP 核設(shè)計技術(shù) SoC 是許多嵌入式 IP 核的集成 所以有許多 IP 核亟待研究開發(fā) 例如 Controlle DSP Interface Bus 及 Memory 技術(shù)等 IP 核不僅指數(shù)字 IP 核 同時還 包括模擬 IP 核 模擬 IP 核通常還含有電容 電感等 同時 IP 核還分為軟核 Soft Core 硬核 Hard Core 固核 Firm Core 測試策略和可測性技術(shù) 為了檢測設(shè)計中的錯誤 可測性設(shè)計是必需的 SoC 測試可用結(jié)構(gòu)測試和可測性 設(shè)計等方法 DFT 技術(shù)包括內(nèi)建自測試 掃描測試及特定測試等 軟硬件協(xié)同設(shè)計技術(shù) 目前的系統(tǒng)若不包括軟件則不成為一個完整的系統(tǒng) 所以 SoC 應(yīng)該說是一個軟 件和硬件整合的系統(tǒng) 系統(tǒng)仿真時必須將軟件和硬件結(jié)合在一起進(jìn)行仿真 安全保密技術(shù) 該技術(shù)涵蓋算法和軟硬件實現(xiàn) 在通信和金融 例如 IC 卡 中成為重要 常用 加密算法有 DES 和 RSA 等 這 9 個方面是進(jìn)行 SoC 開發(fā)時必須要認(rèn)真考慮的問題 任何一個忽視 都會在 產(chǎn)品的性能和成本方面帶來巨大影響 因此 研究開發(fā) SoC 首先應(yīng)從市場需要出發(fā) 選定一個研究開發(fā)的目標(biāo) 4SoC 中的核心中的核心 IP 芯核芯核 過去完成完整系統(tǒng)功能的是一塊或多塊多層 PCB 或多層 MCM 隨著半導(dǎo)體工 藝的發(fā)展 一個完整的系統(tǒng)可以在一塊芯片上實現(xiàn) 目前設(shè)計師把預(yù)先設(shè)計好的功 能塊代替需要單獨設(shè)計的部件 把它們連接在一起放在一個芯片上 這些功能塊芯 核包括微處理器 DSP 接口 I O 存儲器等 以上功能塊芯核均稱 IP 芯核 IP 是受專利 產(chǎn)權(quán)保護(hù)的所有產(chǎn)品 技術(shù)和軟件 對于 SoC IP 芯核是組成系統(tǒng)級芯片的基本功能塊 它可以由用戶開發(fā) IC 廠家開 或第三方開發(fā) IP 芯核可以是一個可綜合的 HDL 或是一個門級的 HDL 或是芯片的 5 版圖 它通常分為硬核 固核 軟核 硬核是被投片測試驗證過的具有特定功能針 對具體工藝的物理版圖 固核是將 RTL 級的描述結(jié)合具體標(biāo)準(zhǔn)單元庫進(jìn)行邏輯綜合 優(yōu)化形成的門級網(wǎng)表 它可以結(jié)合具體應(yīng)用進(jìn)行適當(dāng)修改重新驗證 用于新的設(shè)計 軟核是用硬件描述語言 HDL 或 C 語言寫成的功能軟件 用于功能仿真 具有較大的 靈活性 目前也有人正在研究將專有算法 PA proprietary algorithm 通過軟件工具 轉(zhuǎn)換成 IP 芯核的工作 IP 芯核應(yīng)具備以下特點 1 高的可預(yù)測性 2 可能達(dá)到的最好性能 3 根據(jù)需要可靈活重塑 4 可接受的成本 目前采用 IP 芯核的最主要的動力是能縮短 SoC 的研制周期 快速投放市場 用 IP 芯核設(shè)計比從頭到尾設(shè)計芯片節(jié)省 40 以上的時間 另一個重要原因是設(shè)計工具 和制造能力的脫節(jié) 現(xiàn)有設(shè)計工具不能滿足 SoC 的設(shè)計需要 第三是成本因素 選 擇 IP 芯核意味著降低了該部件的設(shè)計驗證成本 目前 IP 芯核已成為 SoC 設(shè)計的基礎(chǔ) SoC 研制成功的關(guān)鍵是是否有大量可用的 IP 芯核和先進(jìn)的工藝加工線 見圖 2 今后 50 以上的 SoC 設(shè)計將基于 IP 芯核 圖 3 是 ICE 給出的世界 IP 芯核市場預(yù)測 1999 年為 5 28 億美元 增長率為 33 7 5SoC 技術(shù)的展望技術(shù)的展望 傳統(tǒng)的 SoC 系統(tǒng)源于 ASIC Application Specific Integrated Circuit 其典型結(jié)構(gòu) 如圖 4 所示 這種 SoC 系統(tǒng)主要是數(shù)字部分 包括處理器 存儲器 外部接口和相 應(yīng)的嵌人式軟件 圖 2 影響 SoC 的主要技術(shù)圖 3 世界 IP 芯核 1997 2003 年市場發(fā)展 趨勢 6 圖 4 傳統(tǒng)的 SoC 結(jié)構(gòu) 但隨著單片集成電路設(shè)計技術(shù) IP 核復(fù)用技術(shù)和工藝制造技術(shù)的進(jìn)步 以及人 們對系統(tǒng)小型化 便攜化要求的提高 現(xiàn)代的 SoC 芯片所采用的模塊與傳統(tǒng)的 SoC 芯片比較 更加多樣化和更為復(fù)雜 讓我們以微處理器和無線手持電話兩個應(yīng)用領(lǐng) 域為例 說明其結(jié)構(gòu)上的復(fù)雜性 對于微處理器 有些公司將大量的功能集成在單 個芯片上 如復(fù)雜的微處理器有多個執(zhí)行單元 大型的 L2 SRAM cache 儲存器 存 儲器加上 I 0 控制器及圖形引擎等 甚至在同一個芯片上包含兩個復(fù)雜的微處理器 對于一些包含在無線手持電話里的 SoC 其上集成有 RF 模塊 模擬模塊 閃存模塊 數(shù)字 CMOS 邏輯模塊以及嵌人式的 DRAM 模塊等 圖 5 為單芯片藍(lán)牙的主要系統(tǒng)框 圖 圖 5 單芯片藍(lán)牙 SoC 系統(tǒng)框架圖 對比圖 4 和圖 5 可以發(fā)現(xiàn) 現(xiàn)代的 SoC 的發(fā)展趨勢是將越來越多的功能 數(shù)字 的 模擬的 射頻的 音頻的 微處理器及復(fù)雜的模擬與數(shù)字接口等集成在單芯片 上 7 現(xiàn)代的 SoC 通常都存在混合工藝和混合信號 與無線手持電話類似 它們都有 如下的特征 很大的體積 很高的頻率 混合技術(shù) RF analog flash e DRAM plus digital 以及無源元件等 將如此龐大的功能系統(tǒng)集成在單個芯片上 首先大大增加 了工藝過程和工藝的復(fù)雜性 降低了成品率 增加了生產(chǎn)成本 同時要求芯片的面積 要很大 因為芯片的尺寸與缺陷有關(guān) 缺陷密度與芯片的面積是成正比的 大芯片 3400 mm2 生產(chǎn)成本就非常昂貴 1000 2001 年的參考價格 從而降低了圓片 的生產(chǎn)率 指每個圓片上好的芯片數(shù) 典型的數(shù)據(jù)是 200 mm 的圓片上可生產(chǎn)的 芯片數(shù)約為 36 個 但加工出來可賣的好芯片只有 3 4 個 顯然其成品率低于 10 而 ITRS International Technology Roadmap for Semiconductors 計劃使用大于 200 mm 甚至更大的圓片 未來幾年都不可能改變大芯片生產(chǎn)成本昂貴的狀態(tài) 另外 不 考慮成本因素 太大的芯片也會帶來其它的問題 在文獻(xiàn)中用 L3 Long Loss Line 來表征 L3 問題是指與芯片上固有傳輸線電阻相關(guān)的高延時 小橫截面的長 傳輸線 其總電阻是低損耗的傳輸線的總電阻的 1020 倍 這種線的傳輸延時是低損 耗線的 5 10 倍 這意味著 系統(tǒng)的工作頻率在 2 GHz 以上時 只能在大芯片的局部 區(qū)域支持最高的時鐘頻率 而且許多功能由于所使用的半導(dǎo)體硅片的限制不能夠被 優(yōu)化 由于 SoC 遇到了上述種種嚴(yán)峻的挑戰(zhàn) 一種觀點認(rèn)為 部分的 SoC 在設(shè)計思想 上是充滿希望的 但在工藝上卻缺乏實現(xiàn)的途徑 另一種觀點認(rèn)為 SoC 對許多應(yīng)用 領(lǐng)域都不是一種低成本的解決方案 而一些被稱為 FCMs Few Chip Modules 的小 的多芯片模塊 MCMs Multi chip modules 也許是一個已知系統(tǒng)應(yīng)用的功能 成 本的優(yōu)化解決方案 這種優(yōu)化解決方案也被稱為 Sip stem in Package Sip 技術(shù)允 許將不同種類的器件集成在一個小的封裝中 包括在基片上的嵌人式器件和三維芯 片堆積方式 對于 Sip 結(jié)構(gòu) 特殊的功能可以特殊設(shè)計 既能保持高帶寬 低延時的 特征優(yōu)勢 又能減小芯片到芯片之間的總線電容 從而達(dá)到大幅度地減小系統(tǒng)功率 要求和熱耗散的目的 基于 Sip 的種種優(yōu)點 可以預(yù)言 SoC 的應(yīng)用領(lǐng)域都可以用 Sip 來替代 當(dāng) SoC 和 Sip 在功能上都能滿足要求時 最終選擇 SoC 或 Sip 設(shè)計的決策取決 于成本分析結(jié)果 成本分析將功能 圓片尺寸 芯片成品率 工藝復(fù)雜性 制造成 本等因素全都考慮在內(nèi) 下面以蜂窩式手持電話為例 分別進(jìn)行 SoC 與 Sip 結(jié)構(gòu)設(shè) 計的成本分析 圖 6 為該電路 SoC 與 Sip 設(shè)計結(jié)構(gòu)示意圖 用 SoC 設(shè)計其結(jié)果為一 片 25mm ASIC 芯片 用 Sip 設(shè)計 可用 4 個 14 mm 的芯片組成 表 2 列出了采用 SoC 與 Sip 設(shè)計成本分析表 8 圖 6 蜂窩式手持電話 SoC 和 Sip 結(jié)構(gòu)示意圖 表 2 蜂窩式電話電路采用 SoC 與 Sip 設(shè)計成本分析表 從表 2 可以得出結(jié)論 即蜂窩式手持電話的 Sip 結(jié)構(gòu)比 SoC 結(jié)構(gòu)成本低 40 這是針對芯片都是 CMOS 工藝的情況 如果是混合工藝 Sip 結(jié)構(gòu)與 SoC 結(jié)構(gòu)相比 其優(yōu)勢更大 Sip 是 SoC 與傳統(tǒng)的獨立封裝產(chǎn)品的良好結(jié)合點 合適的 Sip 設(shè)計既能 夠提供 SoC 希望的功能 同時擁有低功耗 高速度和小體積的優(yōu)點 而且避免了由 于制造工藝復(fù)雜 產(chǎn)品測試難度及產(chǎn)品面市延時的增加而帶來的高成本