實驗五 譯碼器和數(shù)據(jù)選擇器的使用

實驗五：譯碼器和數(shù)據(jù)選擇器的使用1．實驗目的1)熟悉數(shù)據(jù)分配器和譯碼器的工作原理與邏輯功能。2)掌握數(shù)據(jù)分配器和譯碼器的使用2．理論準備1)具有譯碼功能的邏輯電路稱為譯碼器。譯碼即編碼的逆過程，將具有特定意義的二進制碼進行辨別，并轉(zhuǎn)換成控制信號。按用途來分，譯碼器大體上有以下3類：變量譯碼器；碼制變換譯碼器；顯示譯碼器。2)數(shù)據(jù)選擇器又稱多路開關(guān)，它是以“與或非”門或以“與或”門為主體的組合電路。它在選擇控制信號的作用下，能從多個輸入數(shù)據(jù)中選擇某一個數(shù)據(jù)作為輸出。常見的數(shù)據(jù)選擇器有以下5種：4位2通道選1數(shù)據(jù)選擇器；4通道選1數(shù)據(jù)選擇器；無“使能”端雙4通道選1數(shù)據(jù)選擇器；具有“使能”端的互補輸出地單8選1數(shù)據(jù)選擇器。3．實驗內(nèi)容1)3線-8線譯碼器(74138)的功能測試2)用3-8譯碼器設計一位全減器3)用雙4選1數(shù)據(jù)選擇器(74153)設計一位全減器提示說明：①用譯碼器設計組合邏輯電路設計原理；②利用譯碼器產(chǎn)生輸入變量的所有最小項，再利用輸出端附加門實現(xiàn)最小項之和；③雙4選1數(shù)據(jù)選擇器：在控制信號的作用下，從多通道數(shù)據(jù)輸入端中選擇某一通道的數(shù)據(jù)輸出Y=[D0(A1’A0’)+D1(A1’A0)+D2(A1A0’)+D3(A1A0)].S。4．設計過程1）用3-8譯碼器設計一位全減器。（1）分析設計要求，列出真值表。如表一。輸入輸出G12A+2BCBA001234560xxxx11111111x1xxx1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110表一3-8譯碼器設計一位全減器真值表（2）根據(jù)真值表，寫出邏輯函數(shù)表達式。Y0’=(C’B’A’)’Y4’=(CB’A’)’Y1’=(C’B’A)’Y5’=(CB’A)’Y2’=(C’BA’)’Y6’=(CBA’)’Y3’=(C’BA)’Y7’=(CBA)’（3）進行邏輯抽象，列真值表二。a(被減數(shù))b(減數(shù)c(低借位)r(結(jié)果)s(高借位)0000000111010110110110010101001100011111表二3-8譯碼器設計一位全減器邏輯抽象真值表（4）根據(jù)真值表得到邏輯表達式。r=a’b’c+a’bc’+ab’c’+abcs=a’b’c+a’bc’+a’bc+abc（5）根據(jù)38線譯碼器的邏輯表達式和4式所得結(jié)果進行分析，最后確定實現(xiàn)電路。若令C=c,B=b,A=ar=Y4+Y2+Y1+Y7=(Y4+Y2+Y1+Y7)’’=(Y1’.Y2’.Y4’.Y7’)’,s=(Y4’.Y2’.Y6’.Y7’)’（6）根據(jù)真值表和邏輯函數(shù)畫邏輯圖。根據(jù)上式可以畫出如圖一所示的邏輯圖。圖13-8譯碼器設計一位全減器邏輯圖2)用雙4選1數(shù)據(jù)選擇器(74153)設計一位全減器。1）根據(jù)真值表和邏輯函數(shù)畫邏輯圖。根據(jù)上式可以畫出如圖二所示的邏輯圖。圖2雙4選1數(shù)據(jù)選擇器設計一位全減器邏輯圖5.實驗結(jié)果1)3-8譯碼器設計一位全減器邏輯圖仿真后，波形圖如圖三所示。圖33-8譯碼器設計一位全減器仿真波形圖2）雙4選1數(shù)據(jù)選擇器設計一位全減器邏輯圖仿真后，波形圖如圖四所示。圖4雙4選1數(shù)據(jù)選擇器設計一位全減器仿真波形圖6．思考題（1）如何將譯碼器作為數(shù)據(jù)分配器？答：將G2B接低電平，G1作為使能端，C、B和A作為選擇通道地址輸入，G2A作為數(shù)據(jù)輸入。如：G1=1，C