半導體器件原理第六章

半導體器件原理第六章第一頁，共七十四頁，編輯于2023年，星期五結型場效應晶體管通過改變垂直于導電溝道的電場強度來控制溝道的導電能力，從而調(diào)制通過溝道的電流。由于場效應晶體管的工作電流僅由多數(shù)載流子輸運，故又稱之為“單極型(場效應)晶體管”。JFET可分為兩類：Pn結場效應晶體管（pnJFET），pn結制成；金屬-半導體結型場效應晶體管（MESFET），肖特基勢壘整流接觸結制成。所用知識：半導體材料、PN結、肖特基勢壘二極管第二頁，共七十四頁，編輯于2023年，星期五第六章：結型場效應晶體管6.1JFET概念6.2器件的特性6.3非理想因素6.4等效電路和頻率限制6.5高電子遷移率晶體管第三頁，共七十四頁，編輯于2023年，星期五6.1JFET概念內(nèi)容6.1.1pnJFET基本工作原理6.1.2MESFET基本工作原理結型場效應管分類：pnJFETMESFET第四頁，共七十四頁，編輯于2023年，星期五JFET基本概念場效應現(xiàn)象20世紀20年代和30年代被發(fā)現(xiàn)，文獻記載如圖所示的晶體管結構，是第一個被提出來的固態(tài)晶體管?；舅悸罚杭釉诮饘侔迳系碾妷赫{(diào)制（影響）下面半導體的電導，從而實現(xiàn)AB兩端的電流控制。場效應：半導體電導被垂直于半導體表面的電場調(diào)制的現(xiàn)象。特點：多子器件，單極型晶體管第五頁，共七十四頁，編輯于2023年，星期五1952年，Shockley首次提出并分析了結型場效應晶體管。在JFET中所加的柵電壓改變了pn結耗盡層寬度，耗盡層寬度的變化反過來調(diào)節(jié)源、漏歐姆接觸之間的電導。N溝JFET中，多數(shù)載流子電子起主要導電作用；P溝JFET中，多數(shù)載流子空穴起主要導電作用；空穴的遷移率比電子的遷移率小，所以p-JFET的工作頻率比n-JFET的工作頻率低。6.1.1pn-JFET基本工作原理

第六頁，共七十四頁，編輯于2023年，星期五G－柵極（基極）S－源極（發(fā)射極）D－漏極（集電極）在N型半導體硅片的兩側各制造一個PN結，形成兩個PN結夾著一個N型溝道的結構。P區(qū)即為柵極，N型硅的一端是漏極，另一端是源極。6.1.1pn-JFET基本工作原理

JFET的基本結構第七頁，共七十四頁，編輯于2023年，星期五JFET的基本結構(n溝道結型場效應管）第八頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET基本工作原理

漏源I-V特性定性分析

對稱n溝pn結JFET的橫截面圖漏源電壓在溝道區(qū)產(chǎn)生電場，使多子從源極流向漏極。第九頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET基本工作原理

與MOSFET比較

ID的形成：（n溝耗盡型）如果源極接地，并在漏極加上一個小的正電壓，則在漏源之間就產(chǎn)生了一個漏電流ID。

對稱n溝pn結JFET的橫截面厚度幾~十幾微米兩邊夾結型:大于107Ω，絕緣柵:109～1015Ω。第十頁，共七十四頁，編輯于2023年，星期五為分析JFET的基本工作原理，首先假設一個標準的偏置條件。VG≤0：pn結是零偏或反偏。VD≥0：確保n區(qū)電子從源端流向漏端。通過系統(tǒng)改變電壓來分析器件內(nèi)發(fā)生的變化。6.1.1pn-JFET溝道隨VGS變化情況(VDS很小時)第十一頁，共七十四頁，編輯于2023年，星期五ID-VDS特性曲線隨VGS的變化會有什么變化？（1）VGS=0，頂部和底部的p+n結處于熱平衡，溝道寬度最寬，漏端加一個小的VDS，就形成漏電流。VGS=0第十二頁，共七十四頁，編輯于2023年，星期五柵極加負偏壓VGS<0（2）柵極加負偏壓VGS<0時，頂部和底部的p+n結都處于反偏,增加了耗盡層寬度，而使溝道的寬度變窄，溝道電阻變大，使ID-VD曲線中線性部分的斜率變小。第十三頁，共七十四頁，編輯于2023年，星期五（3）對于較大的負偏壓VG，即使VD=0，也可能使整個溝道都處于耗盡狀態(tài)。當VD=0，使整個溝道完全耗盡的柵電壓VG=VP稱為“夾斷柵電壓”。對于VG<VP，在所有漏偏壓下漏電流等于0。（如果沒有擊穿現(xiàn)象發(fā)生時）VGS<<0第十四頁，共七十四頁，編輯于2023年，星期五JFET轉(zhuǎn)移特性曲線第十五頁，共七十四頁，編輯于2023年，星期五先假設VG=0，分析VD逐漸增加時，從S-D的電流ID的變化（1）VD=0：器件處于熱平衡，p+n結存在很小的耗盡區(qū)（2）VD緩慢增加一個較小的電壓，會有電流流過n區(qū)溝道，溝道就像一個純電阻，ID隨VD的增加線性增加。2.VGS=0時,VDS的變化對ID有什么影響？第十六頁，共七十四頁，編輯于2023年，星期五（3）當VD增加到零點幾伏以上時，由于從S到D逐漸增大，導致頂部和底部的耗盡區(qū)會逐漸擴大，溝道變窄，使溝道電阻逐漸增大，ID-VD

曲線的斜率將會減小。第十七頁，共七十四頁，編輯于2023年，星期五（4）不斷增大漏電壓，直到靠近漏端附近的頂部和底部的耗盡區(qū)最終連接到一起，此時溝道完全耗盡，這一條件稱為“夾斷”，所對應的漏電壓稱為“夾斷電壓VDsat”(5)當VD>VDsat后，隨VD的增加，ID基本保持不變，達到飽和第十八頁，共七十四頁，編輯于2023年，星期五JFET工作原理第十九頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET漏源I-V特性定性分析1、

VGS=0的情況：注：a.柵結p+n結近似單邊突變結。

b.溝道區(qū)假定為均勻摻雜。（1）器件偏置特點

VDS=0時柵結只存在平衡時的耗盡層沿溝長方向溝道橫截面積相同

VDS>0

漏端附近的耗盡層厚度↑,向溝道區(qū)擴展，沿溝長方向溝道橫截面積不同,漏端截面A最小。第二十頁，共七十四頁，編輯于2023年，星期五（2）ID—VDS關系

VDS較?。篤DS增大：VDS較大：增加到正好使漏端處溝道橫截面積

=0夾斷點：溝道橫截面積正好=0線性區(qū)過渡區(qū)第二十一頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET漏源I-V特性定性分析不斷增大漏電壓，直到靠近漏端附近的頂部和底部的耗盡區(qū)最終連接到一起，此時溝道完全耗盡，這一條件稱為“夾斷”，所對應的漏電壓稱為“夾斷電壓”。飽和區(qū)：（VDS

在溝道夾斷基礎上增加）ID存在，且仍由導電溝道區(qū)電特性決定第二十二頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET漏源I-V特性定性分析擊穿區(qū)：（VDS大到漏柵結的雪崩擊穿電壓）第二十三頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET漏源I-V特性定性分析2、VGS<0的情況：（1）器件偏置特點（VDS=0）零偏柵壓小反偏柵壓VGS<0

漏（源）柵結已經(jīng)反偏；

耗盡層厚度大于VGS=0的情況；有效溝道電阻增加。第二十四頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET漏源I-V特性定性分析（2）—關系

特點：a.電流隨電壓變化趨勢，基本過程相同，

b.電流相對值減小。

c.夾斷電壓變小，VDS(sat:VGS<0)<VDS(sat:VGS=0)

d.擊穿電壓變小，BVDS(sat:VGS<0)<BVDS(sat:VGS=0)

第二十五頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET漏源I-V特性定性分析3、足夠小

↓=使上下耗盡層將溝道區(qū)填滿，溝道從源到漏徹底夾斷，＝0，器件截止。結論：柵結反偏壓可改變耗盡層大小，從而控制漏電流大小。第二十六頁，共七十四頁，編輯于2023年，星期五6.1.1pn-JFET漏源I-V特性定性分析N溝耗盡型JFET的輸出特性：非飽和區(qū)：漏電流同時決定于柵源電壓和漏源電壓飽和區(qū)：漏電流與漏源電壓無關，只決定于柵源電壓第二十七頁，共七十四頁，編輯于2023年，星期五MESFET（Metal-SemiconductorFET）是一種由Schottky勢壘柵極構成的場效應晶體管，適用于高頻應用，如工作頻率超過5GHz的放大器和振蕩電路中?？梢宰鳛榉至⑵骷?，也可以做成集成芯片，GaAs-MESFET是微波集成電路的核心。6.1.2MESFET的基本工作原理第二十八頁，共七十四頁，編輯于2023年，星期五肖特基勢壘代替PN結耗盡型：加負壓耗盡層擴展到夾斷（正壓情況不行）耗盡型：當在柵源極之間加一個反偏電壓時，金屬柵極下面產(chǎn)生一個空間電荷區(qū)，用以調(diào)制溝道電導。如果所加負壓足夠大，空間電荷區(qū)就擴散到襯底，這種情況稱為夾斷。6.1.2MESFET的基本工作原理第二十九頁，共七十四頁，編輯于2023年，星期五如果把半絕緣襯底用本征材料，其能帶如圖所示。因為在溝道與襯底之間，溝道與金屬柵之間存在勢壘，電子將被束縛在溝道中。6.1.2MESFET的基本工作原理第三十頁，共七十四頁，編輯于2023年，星期五MESFET分為耗盡型（D-MESFET）和增強型（E-MESFET）耗盡型：VG=0時，溝道沒有完全耗盡VG=0時，溝道已完全耗盡，必須加一個正向偏壓，以減少耗盡層寬度，增加溝道電流第三十一頁，共七十四頁，編輯于2023年，星期五增強型：電壓擺幅小，因為所加正壓不能太高，否則從電流從柵極走掉了第三十二頁，共七十四頁，編輯于2023年，星期五第六章：結型場效應晶體管6.1JFET概念6.2器件的特性6.3非理想因素6.4等效電路和頻率限制6.5高電子遷移率晶體管第三十三頁，共七十四頁，編輯于2023年，星期五6.2器件的特性6.2.1內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓6.2.2耗盡型JFET的理想I-V特性6.2.3跨導6.2.4MESFET第三十四頁，共七十四頁，編輯于2023年，星期五6.2.1內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓討論JFET基本電學特性之前，先分析均勻摻雜耗盡型pnJFET，再討論增強型。先推導理想單邊器件的I-V關系，ID1表示其電流,雙邊器件可簡單地認為是兩個JFET的并聯(lián)，ID2=2ID1忽略單邊器件襯底處的耗盡層。第三十五頁，共七十四頁，編輯于2023年，星期五近似為單邊突變結，設溝道寬度為a，熱平衡時的耗盡層寬度為h，內(nèi)建電勢為Vbi，外加柵源電壓VGS，內(nèi)建夾斷電壓Vpo，夾斷電壓Vp6.2.1內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓VGSVGS單邊n溝JFET單邊p溝JFET第三十六頁，共七十四頁，編輯于2023年，星期五6.2.1內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓第三十七頁，共七十四頁，編輯于2023年，星期五內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓第三十八頁，共七十四頁，編輯于2023年，星期五6.2.1內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓分析柵極和漏極同時加電壓的情況：

由于漏端電壓的作用，溝道中不同位置的電壓不同，所以耗盡層的寬度隨溝道中的位置而不同。第三十九頁，共七十四頁，編輯于2023年，星期五內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓N溝pnJFET器件的基本幾何結構圖柵極和漏極同時加上電壓：耗盡層的寬度隨在溝道中的位置不同而不同第四十頁，共七十四頁，編輯于2023年，星期五內(nèi)建夾斷電壓、夾斷電壓和漏源飽和電壓第四十一頁，共七十四頁，編輯于2023年，星期五理論計算得到的ID-VD曲線實驗測得的ID-VD曲線理想飽和漏電流與漏極電壓無關第四十二頁，共七十四頁，編輯于2023年，星期五6.2.3跨導跨導是場效應晶體管的一個重要參數(shù)，它表示柵極電壓對漏極電流的控制能力?？鐚Фx為漏源電壓VDS一定時，漏極電流的微分增量與柵極電壓的微分增量之比。非飽和區(qū)飽和區(qū)第四十三頁，共七十四頁，編輯于2023年，星期五6.2.4MESFETMESFET除了pn結被肖特基勢壘整流接觸結代替外，其他均與pnJFET相同。MESFET通常用GaAs制造。第四十四頁，共七十四頁，編輯于2023年，星期五增強型JFET實驗和理論的平方根與VGS的理想關系曲線理想曲線和電壓軸相交的一點值是閾值電壓。理想下的I-V關系是在假定pn結耗盡層突變近似的情況下推導出來的。第四十五頁，共七十四頁，編輯于2023年，星期五JFET和MOSFET的主要共同點和差異JFET與MOSFET都是場效應晶體管，它們的主要共同點在于：（1）是多數(shù)載流子工作的器件，則不存在因為少數(shù)載流子所引起的一些問題（如溫度穩(wěn)定性較好）。（2）輸入阻抗都很高，并且都是電壓驅(qū)動的器件，則工作時不需要輸入電流，而且輸入回路較為簡單。（3）轉(zhuǎn)移特性都是拋物線關系，則不存在3次交擾調(diào)制噪聲。

第四十六頁，共七十四頁，編輯于2023年，星期五JFET與MOSFET由于器件結構不同，特性存在差異：（1）MOSFET的輸入阻抗更加高于JFET。（2）MOSFET對于靜電放電（ESD）的抵抗能力較差，因此在MOSFET的輸入端往往需要設置防止ESD破壞的二極管等元器件。（3）JFET一般是耗盡型的器件，而MOSFET可以有增強型器件。因此，在使用時，JFET的柵極只能外加反向電壓，對于正向的輸入電壓則不能正常工作。MOSFET由于既有耗盡型、也有增強型，則輸入電壓信號較大時也能夠正常工作。（4）JFET的噪聲性能優(yōu)于MOSFET。因為JFET的溝道是在體內(nèi)，則不存在MOSFET那樣的由于表面或界面所引起的1/f噪聲。所以JFET的低頻噪聲很小。第四十七頁，共七十四頁，編輯于2023年，星期五6.3非理想效應*同其他器件一樣，JFET存在使器件發(fā)生改變的非理想因素。前面我們分析的是具有恒定溝道長度和恒定遷移率的理想晶體管，忽略了柵電流的影響。當JFET處于飽和區(qū)時，有效的電場溝道長度是VDS的函數(shù)，這種非理性因素稱為溝道長度調(diào)制效應。此外，當晶體管處于飽和區(qū)及其附近時，溝道中的電場強度能變得足夠大，使多數(shù)載流子達到飽和速率。遷移率不再是常數(shù)。柵電流的數(shù)量級將影響到輸入阻抗。第四十八頁，共七十四頁，編輯于2023年，星期五6.3.1溝道長度調(diào)制效應第四十九頁，共七十四頁，編輯于2023年，星期五6.3.2飽和速度影響硅中載流子的漂移速度隨著電場強度的增加而達到飽和，這個飽和速度的影響表示遷移率不是一個常數(shù)。對于短溝道JFET和MESFET，前面假設載流子的遷移率是常數(shù)就變的不可靠了。因為短溝道時，溝道內(nèi)的電場已很大。遷移率不再是常數(shù)。6.3非理想效應第五十頁，共七十四頁，編輯于2023年，星期五6.3非理想效應表明載流子速度和空間電荷寬度飽和效應的JFET剖面第五十一頁，共七十四頁，編輯于2023年，星期五6.3非理想效應理想的ID-VDS曲線。遷移率為常數(shù)時的情況→速度達到飽和時的情況→速度飽和時，I-V曲線變化→跨導發(fā)生變化（變小）→速度飽和時，晶體管的有效增益變小。第五十二頁，共七十四頁，編輯于2023年，星期五6.3非理想效應6.3.3亞閾值特性和柵電流效應亞閾值電流是JFET中當柵極電壓低于夾斷電壓或閾值電壓是的漏電流。JFET工作于飽和區(qū)時，漏電流隨柵源電壓呈二次方程變化。當VGS值低于閾值電壓時，漏電流隨柵源電壓呈指數(shù)變化。在閾值附近，突變耗盡近似不能精確描述溝道區(qū)。第五十三頁，共七十四頁，編輯于2023年，星期五N溝道MESFET柵極電壓的三個區(qū)域中漏極電流隨VGS變化的曲線柵源電壓約為0.5~1.0時，低于閾電壓，閾極電流達到最小值，后隨柵極電壓的減小而緩慢增加。此區(qū)域漏極電流是柵極泄漏電流。閾值點下面，漏電流減小，但不為零。這種小電流模式可用于低功耗電路中。第五十四頁，共七十四頁，編輯于2023年，星期五6.4等效電路和頻率限制為進行晶體管的電路分析，需要一個數(shù)學模型或等效電路。最有用的模型之一是小信號等效電路，適用于工作于線性放大區(qū)的晶體管。引入等效電容-電阻電路→進行頻率特性分析JFET中不同的物理因子對頻率限制的影響定義晶體管的特征參數(shù)——截止頻率主要內(nèi)容第五十五頁，共七十四頁，編輯于2023年，星期五6.4.1小信號等效電路包括源漏串聯(lián)電阻的n溝pnJFET的橫截面圖JFET的小信號等效電路圖內(nèi)部柵源電壓柵源擴散電阻結電容柵漏電阻

結電容漏源電阻漏源寄生電容漏極與襯底之間的電容第五十六頁，共七十四頁，編輯于2023年，星期五所有的擴散電阻無窮大，串聯(lián)電阻為零，低頻時電容是開路的。小信號電流：Ids=gmVgs是跨導和輸入電壓的函數(shù)理想的小信號等效電路第五十七頁，共七十四頁，編輯于2023年，星期五源串聯(lián)電阻影響小信號電流Ids=gmVg’s’VGS與Vg’s’關系：VGS=Vg’s’+(gmVg’s’)rs=(1+gmrs)Vg’s’漏極電阻的影響是：降低有效跨導或晶體管增益第五十八頁，共七十四頁，編輯于2023年，星期五由于gm是直流柵源電壓的函數(shù)，因此g′m也是VGS的函數(shù)。晶體管工作于飽和區(qū)時gm與VGS關系。理想情況跨導實驗：有串聯(lián)電阻rs=2000Ω

時的跨導第五十九頁，共七十四頁，編輯于2023年，星期五6.4.2頻率限制因子和截止頻率JFET有兩個頻率限制因子。一個是溝道輸運時間（高頻器件中才作為限制因子）；另一個是電容存儲時間。包括主要電容而忽略擴散電阻的基本等效電路圖輸出電流是短路電流；隨著輸入電壓VGS的增加，柵漏和柵源電容容抗減小流過柵漏電容的電流增加對于gmVGS為常數(shù)，電流Ids減小。此時輸出電流將是頻率的函數(shù)。第六十頁，共七十四頁，編輯于2023年，星期五若電容充電時間是限制因子，則截止頻率定義為輸入電流等于本征晶體管理想輸出電流gmVGS時的頻率。第六十一頁，共七十四頁，編輯于2023年，星期五硅JFET具有很高的截止頻率。對于小幾何尺寸的砷化鎵JFET或MESFET，截止頻率更大。GaAsFET的一個用途是用于超高數(shù)字集成電路中：GaAsMESFET邏輯門可以實現(xiàn)達到次毫微秒范圍內(nèi)的傳播延遲時間。增強型GaAsJFET在邏輯電路中用于驅(qū)動級，耗盡型器件可用于負載?？梢詫崿F(xiàn)低至45PS的延遲時間。第六十二頁，共七十四頁，編輯于2023年，星期五6.5高電子遷移率晶體管（HEMT）隨著頻率、功率容量以及低噪聲容限需求的增加，砷化鎵MESFET已經(jīng)達到了其設計上的極限。因此需要更短溝道長度、更大飽和電流和更大跨導的短溝道FET?？梢酝ㄟ^增加柵極下面的溝道摻雜濃度來滿足這些需求。但是溝道區(qū)多數(shù)載流子與電離的雜質(zhì)共同存在，多數(shù)載流子受電離雜質(zhì)散射，從而使載流子遷移率減小，器件性能降低。遷移率的減小量和GaAs中的峰值電壓取決于摻雜濃度的增加，可通過將多數(shù)載流子從電離了的雜質(zhì)中分離出來而盡量減小。導帶與價帶的突變不連續(xù)的異質(zhì)結構可以實現(xiàn)這種分離。第六十三頁，共七十四頁，編輯于2023年，星期五電子從寬帶隙的AlGaAs中流入GaAs中并被勢阱束縛時就實現(xiàn)了熱平衡。電子沿平行于異質(zhì)結表面的運動是自由的。此結構中，由于勢阱中的多數(shù)載流子電子與AlGaAs中的雜質(zhì)摻雜劑原子分離，所以雜質(zhì)散射趨勢減弱了。N-AlGaAs-本征GaAs異質(zhì)結在熱平衡時的導帶相對于費米能級的能帶圖第六十四頁，共七十四頁，編輯于2023年，星期五在未摻雜的GaAs薄勢阱中形成了電子的一個二維表面溝道層?？色@得1012cm-2數(shù)量級的電子載流子密度。由于雜質(zhì)散射效應降低，載流子在低場中平行于異質(zhì)結運動的遷移率得到改進。異質(zhì)結中的電子遷移率是由晶格或散射決定的，因此隨著溫度的降低，遷移率迅速增加。6.5高電子遷移率晶體管*6.5.1量子阱結構N-AlGaAs-本征GaAs異質(zhì)結導帶能級圖第六十五頁，共七十四頁，編輯于2023年，星期五6.5.1量子阱結構二維電子氣：來自高摻雜半導體區(qū)域；位于低摻雜半導體區(qū)域；降低了雜質(zhì)散射；增大了電子遷移率。N-AlGaAs-本征GaAs異質(zhì)結的導帶能級圖增大載流子與電離施主原子的分離程度，可使它們之間的庫侖引力更小，從而進一步增大電子遷移率。這種異質(zhì)結的不足之處是勢阱中的電子密度比突變結中的小。第六十六頁，共七十四頁，編輯于2023年，星期五分子束外延技術可以通過特定摻雜，生長一層很薄的特殊半導體材料，尤其可以形成多層摻雜異質(zhì)結結構。多層膜結構：增加溝道電子層；增加溝道電子密度；增強FET負載能力。第六十七頁，共七十四頁，編輯于2023年，星期五6.5.2晶體管性能H