數(shù)電課件 第五章 觸發(fā)器

第5章觸發(fā)器掌握觸發(fā)器的概念；熟悉觸發(fā)器的電路結構與動作特點；掌握觸發(fā)器的邏輯功能和描述方法。兩個基本特點：1.具有兩個能自行保持的穩(wěn)定狀態(tài)：用來表示邏輯狀態(tài)0和1或二進制數(shù)的0和1；2.在觸發(fā)信號的操作下，根據(jù)不同的輸入信號可以置成0或1狀態(tài)。5.1概述功能：能夠存儲1位二值信號的基本單元電路統(tǒng)稱為觸發(fā)器(Flip-Flop)，是具有記憶功能的基本邏輯單元。觸發(fā)方式：電平觸發(fā)、脈沖觸發(fā)和邊沿觸發(fā)等控制方式：SR觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、D觸發(fā)器等存儲數(shù)據(jù)：靜態(tài)觸發(fā)器和動態(tài)觸發(fā)器觸發(fā)器的分類：一、電路結構與工作原理：5.2SR鎖存器或非門：一個輸入端固定，輸出將隨另一個輸入端的改變而改變。門電路不具備記憶功能反相器用G2門將vO1反相，并接G1的另一個輸入端；則vI1信號消失，vO1和vO2的高、低電平也能保持。1010SR鎖存器SR鎖存器：是各種觸發(fā)器的基本組成部分，有兩個能自行保持的穩(wěn)定狀態(tài)。SD、RD為輸入端，定義輸出端的Q=1、Q’=0為鎖存器的1狀態(tài)，Q=0、Q’=1為鎖存器的0狀態(tài)。SR鎖存器原理圖符號輸入SD=1,RD=0時1001輸出：1狀態(tài)Q=1、Q’=0，輸出保持1狀態(tài)在SD=1信號消失以后，0SD稱為置位端或置1輸入端.輸入SD=0,RD=1時10010輸出：0狀態(tài)Q=0、Q’=1，輸出保持0狀態(tài)在RD=1信號消失以后，RD稱為復位端或置0輸入端.輸入SD=0,RD=0時00輸出：保持1狀態(tài)輸出：保持0狀態(tài)010101000101101100輸出全是0當RD=SD=1時,Q、Q’違背互補輸出的原則,故不允許輸入RD、SD同時為1，有約束條件SDRD=0。若SD先回0Q=0、Q'=1若RD先回0Q=1、Q'=00110當RD、SD輸入的高電平信號同時消失時，將無法確定輸出端的下個狀態(tài)。輸入RD=1,SD=1時11或非門組成的SR鎖存器的特性表含有狀態(tài)變量的真值表叫做特性表（或功能表）。0000001110011011010001101100①1110①次態(tài)（也記做Qn+1）初態(tài)（也記做Qn）保持置1置0不允許1010SR鎖存器也可以用與非門構成010101110110SR鎖存器也可以用與非門構成010101111000101011SR鎖存器也可以用與非門構成110001010111100010101011SR鎖存器也可以用與非門構成11000101011110001010011111與非門SR鎖存器的約束條件：R’D+S’D=1即

RDSD=0。0011SR鎖存器也可以用與非門構成0001①0011①110011110101011110001010信號輸入端為低電平有效。輸入端用S’D，R’D表示。圖形符號中帶有小圓圈。0001①0011①100010100101011111001111保持置1置0不允許SR鎖存器的動作特點：輸入信號能直接改變輸出端的狀態(tài)；因此，也把SD（或S’D）稱作直接置位端，RD（或R’D）稱作直接復位端；將這個電路稱為直接置位、復位鎖存器(Set-ResetLatch)。反映鎖存器輸入信號取值和狀態(tài)之間對應關系的圖形稱為波形圖。SR鎖存器的特點（1）鎖存器的次態(tài)不僅與輸入信號狀態(tài)有關，而且與鎖存器的初態(tài)有關。（2）電路具有兩個穩(wěn)定狀態(tài)，但它的置0或置1操作是由輸入的置0或置1信號直接完成的，不需要觸發(fā)信號觸發(fā)。（3）對輸入信號有約束條件：RDSD=0。又稱為同步SR觸發(fā)器，G1、G2組成SR鎖存器,G3、G4組成輸入控制電路。一、電平觸發(fā)SR觸發(fā)器的電路結構CLK為觸發(fā)信號的輸入端，通常稱觸發(fā)信號為時鐘信號（CLOCK）。5.3電平觸發(fā)的觸發(fā)器CLK=0時，G3、G4門被封鎖，S、R不會影響輸出狀態(tài)，故觸發(fā)器維持原狀態(tài)不變。110CLK=0時，G3、G4門被封鎖，S、R不會影響輸出狀態(tài)，故觸發(fā)器維持原狀態(tài)不變。CLK=1時，G3、G4相當于反相器，S、R通過G3、G4反相加到與非門鎖存器上，輸出端狀態(tài)跟隨輸入信號的變化而改變。將CLK的這種控制方式稱為電平觸發(fā)方式。S’R’1圖形符號：C1表示編號為1的一個CLK控制信號。1S和1R表示受C1控制的兩個輸入信號，只有在C1為有效電平時,1S和1R信號才起作用。輸入端處沒有小圓圈表示CLK高電有效，有小圓圈則低電平有效。特性表0XX000XX1110011二、工作原理特性表0XX000XX11100001001110011特性表0XX000XX11100001001110110特性表0XX000XX111000010011110011101110110特性表0XX000XX111000010011110011101111001特性表0XX000XX1110000100111100111011101001011011001特性表0XX000XX1110000100111100111011101001011011100特性表0XX000XX111000010011110011101110100101101110全11111全111100約束條件SR=0。否則當S、R同時由1變?yōu)?，或者S=R=1時CLK回到0，觸發(fā)器的次態(tài)將無法確定。在CLK信號到來之前將觸發(fā)器置成指定狀態(tài)：異步置位(置1)輸入端S‘D和異步復位(置0)輸入端R’D，可立即將觸發(fā)器置1或置0，不受時鐘信號的控制。

低電平有效，正常工作時應使其無效(處于高電平)。注意：用S‘D或R’D將觸發(fā)器置1或置0應當在CLK=0的狀態(tài)下進行。否則低電平消失后預置的狀態(tài)不一定能保存下來。三、電平觸發(fā)SR觸發(fā)器的動作特點（1）只有當CLK為有效電平時，觸發(fā)器才能接受輸入信號，與SR鎖存器相比，電平觸發(fā)的觸發(fā)器對狀態(tài)的轉變增加了時間控制。在同一個CLK高電平期間輸入信號的多次改變，可能引起輸出端狀態(tài)的多次改變，降低了電路的抗干擾能力；（2）S、R之間有約束。不能允許出現(xiàn)S和R同時為1的情況，否則可能會使觸發(fā)器處于不確定的狀態(tài)。例：已知電平觸發(fā)SR觸發(fā)器的輸入信號波形如下圖，試畫出Q、Q'端的電壓波形。設觸發(fā)器的初態(tài)為Q=0。為了適應單端輸入信號的場合,有時把電平觸發(fā)SR觸發(fā)器作成S=D、R=D‘的形式，構成電平觸發(fā)D觸發(fā)器。四、電平觸發(fā)的D觸發(fā)器功能表10001010110111110X000X11CMOS電平觸發(fā)D觸發(fā)器

CLK=1時，TG1導通TG2截止，Q=D。G1輸入電容的存儲效應，短時間內G1輸入端仍然保持為TG1截止前瞬間的狀態(tài)，同時G1、G2和TG2形成了狀態(tài)自鎖的閉合回路，所以Q和Q‘的狀態(tài)被保存了下來。

CLK=0后，TG1截止TG2導通。因為CLK有效期間，輸出與輸入的狀態(tài)保持相同，所以這個電路又稱為“透明的D型鎖存器”。例：電平觸發(fā)D觸發(fā)器的CLK和輸入端D的電壓波形如圖所示，試畫出Q和Q'端的電壓波形。假定觸發(fā)器初態(tài)Q=0。說明

CLK=1期間,若輸入信號多次發(fā)生變化，則輸出端狀態(tài)也將多次翻轉，因此電路的抗干擾能力不強。電平觸發(fā)SR觸發(fā)器和D觸發(fā)器的不足:①輸入有約束條件,②存在在同一個CLK有效電平期間輸出狀態(tài)多次翻轉的現(xiàn)象、抗干擾能力不強。為了提高觸發(fā)器工作的可靠性，希望在每個CLK周期里輸出端的狀態(tài)只能改變一次。1.電路結構：由兩個相同的電平觸發(fā)SR觸發(fā)器組成，主從CLK信號的相位相反。一、主從SR觸發(fā)器5.4脈沖觸發(fā)的觸發(fā)器在每個CLK周期里輸出端的狀態(tài)只能改變一次。2.工作原理（1）CLK=1時主觸發(fā)器:CLK=1,工作從觸發(fā)器:CLK’=0，保持（2）CLK由高變低后從觸發(fā)器:CLK’=1，工作，其輸入為主觸發(fā)器的輸出，且此時主觸發(fā)器的輸出保持不變。結論：因此在CLK的一個變化周期中，觸發(fā)器輸出端的狀態(tài)只可能改變一次。主觸發(fā)器:CLK=0，保持

CLK=1時，主觸發(fā)器將被置1，從觸發(fā)器保持。

CLK回到低電平以后，CLK’=1，主觸發(fā)器保持，從觸發(fā)器工作，它的輸入SS=Qm=1、RS=Q’m=0，因而輸出也被置成1狀態(tài)。10110100011）S=1、R=0時CLK=1時，主觸發(fā)器將被置0，從觸發(fā)器保持。

CLK回到低電平以后，主觸發(fā)器保持，從觸發(fā)器工作，它的輸入SS=Qm=0、RS=Q‘m=1，因而輸出也被置成0狀態(tài)。01101010012）S=0、R=1時：

CLK為1時，主觸發(fā)器保持。

CLK回到低電平以后，由于輸入不變，所以從觸發(fā)器的輸出也保持原來的狀態(tài)。001保持保持0013）S=0、R=0時:

CLK為1時，主觸發(fā)器的輸出被置為全1。

CLK回到低電平以后，從觸發(fā)器的輸出也被置為全1.11111110014）S=1、R=1時:主從結構中從觸發(fā)器總被置成與主觸發(fā)器相同的狀態(tài)。表示CLK高電平有效的脈沖觸發(fā)特性,輸出狀態(tài)的變化發(fā)生在CLK脈沖的下降沿；保持置1置0不允許當CLK以低電平為有效信號時，在觸發(fā)器符號的CLK輸入端加有小圓圈，輸出狀態(tài)的變化發(fā)生在CLK脈沖的上升沿。┑表示延遲輸出例：主從SR觸發(fā)器的CLK、S和R的電壓波形如下圖，試畫出Q和Q'端的電壓波形。設觸發(fā)器初態(tài)Q=0。方法:先確定Qm、Q’m，再確定Q、Q'注意：在第六個CLK高電平期間，S和R的狀態(tài)改變了兩次，但輸出端的狀態(tài)并不改變。主從SR觸發(fā)器動作特點總結：1、主從SR觸發(fā)器為脈沖觸發(fā)方式：高電平準備；下降沿翻轉?？朔穗娖接|發(fā)方式中CLK=1期間輸出狀態(tài)可能多次翻轉的問題。2、由于主觸發(fā)器本身是電平觸發(fā)SR觸發(fā)器，所以輸入信號仍須遵守約束條件SR=0。功能更完善，出現(xiàn)S=R=1時，狀態(tài)也確定的觸發(fā)器。1、結構特點

將主從SR觸發(fā)器的Q、Q’端作為一對附加控制信號，接回到輸入端。為表示與主從SR觸發(fā)器邏輯功能上的區(qū)別，用J、K表示信號輸入端。二、主從JK觸發(fā)器Qm、Qm’還受反饋線上信號的影響。1012、工作原理0111010100110101101010001101110010110101Q*=Q'111001010101JK觸發(fā)器的特性表

某些集成觸發(fā)器產(chǎn)品具有多輸入端，此時，J1和J2、K1和K2是與的關系。保持置1置0翻轉例：在主從JK觸發(fā)器電路中，CLK、J、K的波形圖如下，試畫出Q、Q'端對應的電壓波形。設初態(tài)為Q=0。CLK=1期間J、K不變，可直接畫出最終的輸出(2)主觸發(fā)器本身仍是一個電平觸發(fā)SR觸發(fā)器，所以在CLK=1期間，若輸入信號多次改變，QM、QM’也將多次改變。三、脈沖觸發(fā)器的動作特點(1)觸發(fā)器工作分為兩步動作：

高電平準備，下降沿翻轉。舉例說明：主從SR觸發(fā)器因此，CLK下降沿到達時從觸發(fā)器的狀態(tài)不一定能按照此刻輸入信號的狀態(tài)來確定。主從SR觸發(fā)器：設Q=0。下降沿到達時S、R的狀態(tài)，與實際結果不符。

結論：若CLK=1時，輸入信號的狀態(tài)多次變化，則下降沿到達時從觸發(fā)器的狀態(tài)必須考慮CLK=1期間里輸入信號的所有變化才能確定。主從JK觸發(fā)器也有相同特點。附加控制輸入端對主從JK觸發(fā)器的影響：110011010若Q=0，G8門的輸出將被封鎖為高電平0同一個高電平期間0111保持置0通過G7、G8門后變?yōu)楸３指郊涌刂戚斎攵藢χ鲝腏K觸發(fā)器的影響：110011010Q=0時，只有把主觸發(fā)器置1（置1、翻轉）的信號起作用，把主觸發(fā)器置0的信號不起作用。若Q=0，G8門的輸出將被封鎖為高電平11001同一個高電平期間10翻轉通過G7G8門后變?yōu)橹?附加控制輸入端對主從JK觸發(fā)器的影響：101101置1通過G7、G8門后變?yōu)楸３滞?，在Q=1時只有把主觸發(fā)器置0的信號能起作用。

101011010附加控制輸入端對主從JK觸發(fā)器的影響：0置0輸入可以通過G7、G8門同理，在Q=1時只有把主觸發(fā)器置0的信號能起作用。

101111010同理，在Q=1時只有把主觸發(fā)器置0的信號能起作用。

附加控制輸入端對主從JK觸發(fā)器的影響：在CLK=1期間主觸發(fā)器狀態(tài)一旦改變就不會再回到原來的狀態(tài)

：一次翻轉效應翻轉通過G7、G8門后變?yōu)橹?0例:主從JK觸發(fā)器中,已知CLK、J、K的電壓波形,試畫出與之對應的輸出端電壓波形(初態(tài)Q=0)。①用兩個電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器；②維持阻塞邊沿觸發(fā)器；③利用門電路傳輸延遲時間的邊沿觸發(fā)器。邊沿觸發(fā)器主要有：

邊沿觸發(fā)器是利用CLK邊沿觸發(fā)的觸發(fā)器，觸發(fā)器的次態(tài)僅取決于CLK信號的邊沿到達時的輸入信號。5.5邊沿觸發(fā)的觸發(fā)器

為了提高觸發(fā)器的可靠性，增強抗干擾能力，希望觸發(fā)器的次態(tài)僅僅取決于CLK信號下降沿（或上升沿）到達時刻輸入信號的狀態(tài)。主從結構，由兩個電平觸發(fā)D觸發(fā)器組成。⒈原理圖主觸發(fā)器從觸發(fā)器一、用兩個電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器2.工作原理①CLK=0時，

CLK1=1，因而Q1=D；CLK2=0，Q2保持。010101②CLK由0變1，

CLK1=0，Q1保持CLK上升沿到達前瞬間的狀態(tài)不變CLK2=1，Q2=Q13.圖形符號及特性表：如果是下降沿觸發(fā)，則應在CLK輸入端加畫小圓圈，并在特性表中以“↓”表示。邊沿觸發(fā)方式（上升沿觸發(fā)）例:圖中的CMOS邊沿觸發(fā)器中，D和CLK的電壓波形如圖，求Q端的電壓波形。設初態(tài)Q=0。解：由邊沿觸發(fā)器的動作特點可知，觸發(fā)器的次態(tài)僅取決于CLK上升沿到達時刻D端的狀態(tài)，即：

D=1，Q*=1；D=0，Q*=0。例:圖中的CMOS邊沿觸發(fā)器中，D和CLK的電壓波形如圖，求Q端的電壓波形。設初態(tài)Q=0。解：由邊沿觸發(fā)器的動作特點可知，觸發(fā)器的次態(tài)僅取決于CLK上升沿到達時刻D端的狀態(tài)，即：

D=1，Q*=1；D=0，Q*=0。

輸出狀態(tài)的改變發(fā)生在CLK的邊沿

，且次態(tài)僅僅取決于CLK邊沿到達時的輸入狀態(tài)，與之前或之后的狀態(tài)無關。增強了電路的抗干擾能力。4.邊沿觸發(fā)方式的動作特點：5.6觸發(fā)器的邏輯功能及其描述方法按照觸發(fā)器邏輯功能的不同特點，分為：SR觸發(fā)器、JK觸發(fā)器、T觸發(fā)器和D觸發(fā)器等。按觸發(fā)方式不同，分為：電平觸發(fā)、脈沖觸發(fā)、邊沿觸發(fā)。5.6.1觸發(fā)器按邏輯功能分類凡在CLK作用下邏輯功能符合下表者，無論觸發(fā)方式如何，均稱為SR觸發(fā)器。常見的SR觸發(fā)器：電平觸發(fā)SR觸發(fā)器、主從SR觸發(fā)器、維持阻塞SR觸發(fā)器。一、SR觸發(fā)器0000001101000110

100110111 10全1111全1SR鎖存器也符合此特性表，但不受CLK控制，故不屬于觸發(fā)器。求解次態(tài)關于輸入和初態(tài)的邏輯函數(shù)式，即特性方程：化簡：SR觸發(fā)器特性方程：

RQS0001111001（約束條件）1000110000001101000110

100110111 10全1111全1用狀態(tài)轉換圖表示觸發(fā)器的邏輯功能：用圓圈分別代表觸發(fā)器的狀態(tài)，箭頭表示狀態(tài)轉換的方向，在箭頭旁注明轉換需要的條件。0000001101000110

100110111 10全1111全1凡在CLK作用下邏輯功能符合下表者，無論其觸發(fā)方式如何，均稱為JK觸發(fā)器。常見的JK觸發(fā)器：主從JK觸發(fā)器、維持阻塞JK觸發(fā)器。二、JK觸發(fā)器JKQQ*000000110100