s10時序邏輯電路

第10章

時序邏輯電路授課教師：季順寧第10章時序邏輯電路

10.1觸發(fā)器

10.2時序邏輯電路的一般分析方法10.3同步時序邏輯電路的設(shè)計方法10.4寄存器10.5計數(shù)器10.6555定時器和單穩(wěn)態(tài)觸發(fā)器10.1.1觸發(fā)器的基本概念1、觸發(fā)器的特點

(1)有兩個穩(wěn)定狀態(tài)(簡稱穩(wěn)態(tài))，正好用來表示邏輯

0

和

1。(2)在輸入信號作用下，觸發(fā)器的兩個穩(wěn)定狀態(tài)可相互轉(zhuǎn)換(稱為狀態(tài)的翻轉(zhuǎn))。

(3)輸入信號消失后，新狀態(tài)可長期保持下來，因此具有記憶功能，可存儲二進(jìn)制信息。

一個觸發(fā)器可存儲1位二進(jìn)制數(shù)碼10.1觸發(fā)器

2、觸發(fā)器的分類※

根據(jù)邏輯功能不同分為

：

RS

觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、T觸發(fā)器

※根據(jù)觸發(fā)方式不同分為：

※根據(jù)電路結(jié)構(gòu)不同分為：基本

RS

觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器

電平觸發(fā)器、邊沿觸發(fā)器、主從觸發(fā)器

通常將能夠存儲1位二值信號的基本單元電路統(tǒng)稱為觸發(fā)器10.1.2基本RS觸發(fā)器

一.電路結(jié)構(gòu)及邏輯符號

由門電路組成的，它與組合邏輯電路的根本區(qū)別在于，電路中有反饋線，即門電路的輸入、輸出端交叉相連。QQSDRDG1G2QQSDRDSRSDRDQQQ=1，Q=0時，稱為觸發(fā)器的1狀態(tài)，記為Q=1；Q=0，Q=1時，稱為觸發(fā)器的0狀態(tài)，記為Q=0。RDSD置0端，也稱復(fù)位端。

R即Reset

置1端，也稱置位端。

S即Set

信號輸入端互補(bǔ)輸出端，正常工作時，它們的輸出狀態(tài)相反。

低電平有效

二.工作原理及邏輯功能

觸發(fā)器置010QQ輸出11100100RDSD

功能說明輸入QQSDRDG1G201110觸發(fā)器被置0二.工作原理及邏輯功能

QQSDRDG1G211100100RDSD功能說明輸入QQ輸出10011觸發(fā)器被置1

觸發(fā)器置010

觸發(fā)器置101二.工作原理及邏輯功能

QQSDRDG1G211100100RDSD

功能說明輸入QQ輸出11

觸發(fā)器置010

觸發(fā)器置101

觸發(fā)器保持原狀態(tài)不變不變&&G2門輸出G1門輸出二.工作原理及邏輯功能QQSDRDG1G2

輸出狀態(tài)不定(禁用)不定11100100RDSD功能說明輸入QQ輸出

觸發(fā)器置010觸發(fā)器置101

觸發(fā)器保持原狀態(tài)不變不變0011

輸出既非0狀態(tài)，也非1狀態(tài)。當(dāng)RD和

SD同時由0變1時，輸出狀態(tài)可能為0，也可能為1，即輸出狀態(tài)不確定。因此，這種情況禁用。三.邏輯功能的特性表描述

（狀態(tài)真值表）次態(tài)：

現(xiàn)態(tài)：指觸發(fā)器在輸入信號變化前的狀態(tài)，用Qn

表示。指觸發(fā)器在輸入信號變化后的狀態(tài)，用Qn+1表示。

觸發(fā)器次態(tài)與輸入信號和電路原有狀態(tài)之間關(guān)系的真值表。基本RS觸發(fā)器特性表的簡化表示Qn11101010不定00Qn+1SDRD基本RS觸發(fā)器真值表

注意

置0端和置1端低電平有效。禁用稱約束條件00001×觸發(fā)器狀態(tài)不定0×1010100觸發(fā)器置000101101觸發(fā)器置1111110011觸發(fā)器保持原狀態(tài)不變說明Qn+1QnSDRD

輸入

現(xiàn)態(tài)

次態(tài)三.邏輯功能的特性表描述

（狀態(tài)真值表）波形分析舉例解：[例]

設(shè)下圖中觸發(fā)器初始狀態(tài)為

0，試對應(yīng)輸入波形畫出

Q和

Q的波形。QQSDRDSRSDRD保持初態(tài)為0，故保持為0。置

0保持QQ置

1四、基本RS觸發(fā)器的時序圖(設(shè)初態(tài)為0）基本觸發(fā)器的特點總結(jié)：（1）有兩個互補(bǔ)的輸出端，有兩個穩(wěn)定的狀態(tài)0和1。（2）有復(fù)位、置位、保持原狀態(tài)三種功能。（3）R為復(fù)位輸入端，S為置位輸入端，可以是低電平有效，也可以是高電平有效，取決于觸發(fā)器的結(jié)構(gòu)。（4）是電平直接控制的觸發(fā)器。輸入信號電平發(fā)生變化時，輸出狀態(tài)隨著發(fā)生變化。優(yōu)點：缺點：電路簡單，是構(gòu)成各種觸發(fā)器的基礎(chǔ)。2.輸出受輸入信號直接控制，即抗干擾性較低。1.有約束條件。

3.沒有時鐘脈沖控制。10.1.3同步RS觸發(fā)器

基本RS觸發(fā)器的觸發(fā)方式（動作特點）：邏輯電平直接觸發(fā)。（由輸入信號直接控制）在實際工作中，要求觸發(fā)器按統(tǒng)一的節(jié)拍進(jìn)行狀態(tài)更新。措施：

同步觸發(fā)器（時鐘觸發(fā)器或鐘控觸發(fā)器）：要求只有在同步信號到達(dá)時，觸發(fā)器的狀態(tài)才能發(fā)生變化。而這個同步信號叫做時鐘信號（時鐘脈沖），用CP表示。

CP：控制時序電路工作節(jié)奏的固定頻率的脈沖信號，一般是矩形波。同步觸發(fā)器的狀態(tài)更新時刻：受CP輸入控制。觸發(fā)器更新為何種狀態(tài)：由觸發(fā)輸入信號決定。QQG1G2SRG3G4CPQ3Q4工作原理：

★CP=0時，G3、G4被封鎖，輸入信號R、S不起作用?；綬S觸發(fā)器的輸入均為1，觸發(fā)器狀態(tài)保持不變。

★CP=1時，G3、G4解除封鎖，將輸入信號

R和S取非后送至基本

RS觸發(fā)器的輸入端。

0111一.電路結(jié)構(gòu)與工作原理

基本

RS

觸發(fā)器

增加了由時鐘

CP

控制的門

G3、G4

可見，CP端相當(dāng)于一個觸發(fā)器使能端，為高電平有效，即低電平時保持不變，高電平時，R、S的變化才能反映到輸出端。QQG1G2SRG3G4CPRDSD二.邏輯功能與邏輯符號

RS觸發(fā)器的狀態(tài)轉(zhuǎn)換分別由R、S和CP控制，其中，R、S控制狀態(tài)轉(zhuǎn)換的方向；CP控制狀態(tài)轉(zhuǎn)換的時刻。001觸發(fā)器保持原狀態(tài)不變010101觸發(fā)器保持原狀態(tài)不變00101100觸發(fā)器置00

11

11011觸發(fā)器置1說明Qn+1QnS

RCP0011111111××××10001

1001觸發(fā)器狀態(tài)不定××

R、S信號高電平有效

QQ1SCI1RSRCP

RS功能Qn11001110不定00Qn+1SRCPQQSR1SCI1RRCPS解：[例]

試對應(yīng)輸入波形畫出下圖中

Q端波形（設(shè)觸發(fā)器的原狀態(tài)為0）。Q保持保持保持保持置零置1三、同步觸發(fā)器存在的問題－－空翻現(xiàn)象

在一個時鐘脈沖周期（CP=1）中，觸發(fā)器發(fā)生多次翻轉(zhuǎn)的現(xiàn)象叫做空翻。

RS觸發(fā)器:由于在CP=1期間，G3、G4門為“開門”，都能接收R、S信號。所以，如果在CP=1期間R、S發(fā)生多次變化，則觸發(fā)器的狀態(tài)也可能發(fā)生多次翻轉(zhuǎn)。

為避免計數(shù)混亂，要求每來一個CP脈沖，觸發(fā)器只發(fā)生一次翻轉(zhuǎn)。時序電路中的存儲器每個時鐘周期其輸出狀態(tài)僅變化一次！同步

D觸發(fā)器

（1）

電路結(jié)構(gòu)DQQ1DDCICPCPDQn+1說明10101置0置10×Qn不變（3）邏輯功能表

稱為D功能特點：Qn+1跟隨D信號四、其他邏輯功能的觸發(fā)器

（2）邏輯符號QQ1S1RCICPSR解：[例]

試對應(yīng)輸入波形畫出下圖中

Q端波形(設(shè)觸發(fā)器初始狀態(tài)為

0)。QQ1DDC1CPDCPQCP

=

0，同步觸發(fā)器狀態(tài)不變CP

=

1，同步

D

觸發(fā)器次態(tài)跟隨

D

信號為了克服CP=1期間輸入控制電平不許改變的限制，可采用邊沿觸發(fā)方式。其特點是：觸發(fā)器只在時鐘跳轉(zhuǎn)時發(fā)生翻轉(zhuǎn)，而在CP=1或CP=0期間，輸入端的任何變化都不影響輸出。如果翻轉(zhuǎn)發(fā)生在上升沿就叫“上升沿觸發(fā)”或“正邊沿觸發(fā)”。如果翻轉(zhuǎn)發(fā)生在下降沿就叫“下降沿觸發(fā)”或“負(fù)邊沿觸發(fā)”。10.1.4邊沿觸發(fā)器優(yōu)點：不僅克服了空翻現(xiàn)象，而且大大提高了抗干擾能力。邏輯符號CQCQ下降沿觸發(fā)上升沿觸發(fā)表示邊沿觸發(fā)器上升沿觸發(fā)CP

D

Qn+1

0

XQn1

Qn0

0

1

1

邊沿觸發(fā)的D觸發(fā)器功能表X1、D邊沿觸發(fā)器邊沿D觸發(fā)器的邏輯符號時序圖QCPD12345例題1：已知CP和D的波形，試畫出Q的波形。設(shè)初態(tài)Q=0。解：在波形圖時，應(yīng)注意以下兩點：（1）觸發(fā)器的觸發(fā)翻轉(zhuǎn)發(fā)生在CP的上升沿。（2）判斷觸發(fā)器次態(tài)的依據(jù)是CP上升沿時刻輸入端D的狀態(tài)。根據(jù)D觸發(fā)器的功能表，可畫出輸出端Q的波形圖。JK觸發(fā)器的功能表

JKQn

Qn+1

X00001111X00110011

Qn01001110X01010101CPX動作特點：觸發(fā)器只在時鐘跳轉(zhuǎn)時發(fā)生翻轉(zhuǎn)，而且觸發(fā)器的下一個狀態(tài)僅由該時刻的輸入狀態(tài)決定。邊沿JK觸發(fā)器的邏輯符號表示下降沿有效的邊沿觸發(fā)器2、邊沿JK觸發(fā)器↓說明Qn+1KJCP保持Qn00置

0010翻轉(zhuǎn)11置

1101保持Qn×××Qn稱為JK功能，即

JK=00

時保持；

JK=11

時翻轉(zhuǎn)；

J

K時

Qn+1值與J相同。時序圖CPKJQ

保持T10.1.5觸發(fā)器的邏輯功能及其描述

1、觸發(fā)器邏輯功能的比較無約束，但功能少無約束，且功能強(qiáng)令J=K=T即可

D功能1

0Qn+110D

T功能

QnQnQn+110T

RS功能不定01

QnQn+111011000SR

JK功能

Qn10

QnQn+111011000KJ有約束（1）

RS觸發(fā)器0000101010101011010110001111×0×1Qn+1QnSR①功能表同步RS觸發(fā)器Qn+1的卡諾圖RSQn0100

0111

10

×

×00

1

1

1

0②特性方程RS=0(約束條件)

特性方程指觸發(fā)器次態(tài)與輸入信號和電路原有狀態(tài)之間的邏輯關(guān)系式。

2、觸發(fā)器邏輯功能的描述方法功能表特性方程②特性方程Qn+1=D001101010011Qn+1QnD①功能表

00001111無約束（2）D觸發(fā)器J

=1K=×

JK觸發(fā)器Qn+1的卡諾圖JKQn0100

0111

10

1

1

1

1

0

0

0

010011111110100110001110000K010100Qn+1QnJ①功能表

②特性方程無約束條件（3）JK觸發(fā)器（4）T觸發(fā)器②特性方程①功能表

101011110000Qn+1QnT3、不同邏輯功能間的相互轉(zhuǎn)換1）JK

D2）JK

T

令J=D,K=D由Qn+1=JQn+KQn欲得Qn+1=DQQCPDC11J1KQQC11J1KTCP轉(zhuǎn)換方法(1)

寫出待求觸發(fā)器和給定觸發(fā)器的特性方程。(3)畫出用給定觸發(fā)器實現(xiàn)待求觸發(fā)器的電路。(2)比較上述特性方程，得出給定觸發(fā)器中輸入信號的接法?！窘Y(jié)構(gòu)第6章一．時序邏輯電路的基本概念組合電路存儲電路…………X1XiZ1Zj……Q1QrY1Yr輸入信號輸出信號存儲電路的輸出信號存儲電路的輸入信號返回10.2時序邏輯電路的一般分析方法這些信號之間的邏輯關(guān)系：其中：X=（X1,X2,…,Xi）；

Y=（Y1,Y2,…,Yr）；

Z=（Z1,Z2,…,Zj）；

Qn+1=（Q1,Q2,…,Qr）； 第6章輸出方程驅(qū)動方程（或稱激勵方程）狀態(tài)方程即：各觸發(fā)器的輸入信號方程分類第6章特點（2）具有反饋支路。米利型時序電路：其輸出不僅與現(xiàn)態(tài)有關(guān)，而且還決定于電路當(dāng)前的輸入。根據(jù)輸出分類穆爾型時序電路：其輸出僅決定于電路的現(xiàn)態(tài)，與電路當(dāng)前的輸入無關(guān)；或者根本就不存在獨立設(shè)置的輸出，而以電路的狀態(tài)直接作為輸出。①（1）除含有組合電路外，還有存儲電路，因而有記憶功能；第6章同步時序電路：各個觸發(fā)器的時鐘脈沖相同，即電路中有一個統(tǒng)一的時鐘脈沖，每來一個時鐘脈沖，電路的狀態(tài)只改變一次。②異步時序電路：各個觸發(fā)器的時鐘脈沖不同，即電路中沒有統(tǒng)一的時鐘脈沖來控制電路狀態(tài)的變化，電路狀態(tài)改變時，電路中要更新狀態(tài)的觸發(fā)器的翻轉(zhuǎn)有先有后，是異步進(jìn)行的。根據(jù)時鐘分類二者比較：同步時序電路的速度高于異步時序電路；同步時序電路的結(jié)構(gòu)較異步時序電路復(fù)雜；時序邏輯電路功能的描述方法第6章時序電路的邏輯功能可用邏輯方程式、狀態(tài)表、狀態(tài)圖、時序圖、卡諾圖和邏輯圖6種方式表示，這些表示方法在本質(zhì)上是相同的，可以互相轉(zhuǎn)換。（1）邏輯方程式包括輸出方程驅(qū)動方程狀態(tài)方程讀法：處于現(xiàn)態(tài)Qn的時序電路，當(dāng)輸入為X時，該電路將進(jìn)入輸出為Z的次態(tài)Qn+1。第6章（2）狀態(tài)表（也叫狀態(tài)轉(zhuǎn)換表）輸入現(xiàn)態(tài)次輸態(tài)出QnXQn+1/Z【表示方法1】如果將任何一組輸入變量和電路初態(tài)的取值代入狀態(tài)方程和輸出方程，就可以算出電路的次態(tài)Qn+1和現(xiàn)態(tài)下的輸出值Z；把得到的次態(tài)做為新的初態(tài)，和這時的輸入變量取值一起再代入狀態(tài)方程和輸出方程進(jìn)行計算，又得到一組新的次態(tài)和輸出值。就這樣繼續(xù)下去，把全部的計算結(jié)果列成真值表的形式，就得到了狀態(tài)轉(zhuǎn)換表。第6章【表示方法2】輸入現(xiàn)態(tài)次態(tài)輸出XQ1nQ0nQ1n+1Q0n+1Z★※※＃?！簟铮＃！簟铩簟跔顟B(tài)轉(zhuǎn)換圖中用圓圈表示電路的各個狀態(tài)，用箭頭表示狀態(tài)轉(zhuǎn)換的方向。同時，還在箭頭旁注明了狀態(tài)轉(zhuǎn)換前的輸入變量取值和輸出值。通常把輸入變量取值寫在斜線以上，把輸出值寫在斜線以下。第6章（3）狀態(tài)圖（也叫狀態(tài)轉(zhuǎn)換圖）比如：Q1Q0X/Z00010/01/10/11/0時序電路的分析步驟：二．時序邏輯電路的分析方法第6章返回電路圖寫方程（1）時鐘方程（對異步時序電路而言）（2）各觸發(fā)器的驅(qū)動方程（3）輸出方程各觸發(fā)器的狀態(tài)方程狀態(tài)圖、狀態(tài)表或時序圖判斷電路邏輯功能1234同步時序邏輯電路的分析舉例例1：試分析如圖的時序電路。第6章

ZQ1Q1Q2Q21JC11K1JC11K1JC11K&Q0Q0CPFF0FF1FF2返回①返回②返回③返回④①寫方程式時鐘方程：第6章輸出方程：輸出僅與電路現(xiàn)態(tài)有關(guān)，為穆爾型時序電路。同步時序電路的時鐘方程可省去不寫。驅(qū)動方程：調(diào)題圖②求狀態(tài)方程JK觸發(fā)器的特性方程：第6章將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：③計算、列狀態(tài)表00000101001110010111011100101110111100001010011000001100④畫狀態(tài)圖、時序圖狀態(tài)圖第6章時序圖第6章有效循環(huán)的6個狀態(tài)分別是0～5這6個十進(jìn)制數(shù)字的格雷碼，并且在時鐘脈沖CP的作用下，這6個狀態(tài)是按遞增規(guī)律變化的，即：000→001→011→111→110→100→000→…所以這是一個用格雷碼表示的六進(jìn)制同步加法計數(shù)器。當(dāng)對第6個脈沖計數(shù)時，計數(shù)器又重新從000開始計數(shù)，并產(chǎn)生輸出Y＝1。第6章⑤電路功能解：該電路為同步時序邏輯電路，時鐘方程可以不寫。（1）寫出輸出方程：（2）寫出驅(qū)動方程：例2：試分析如圖所示的時序邏輯電路。（3）寫出JK觸發(fā)器的特性方程，然后將各驅(qū)動方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程：輸出方程簡化為：由此作出狀態(tài)表及狀態(tài)圖。1Q0Q000110/0/0/1X=0時的狀態(tài)圖（4）作狀態(tài)轉(zhuǎn)換表及狀態(tài)圖①當(dāng)X=0時：觸發(fā)器的次態(tài)方程簡化為：由此作出狀態(tài)表及狀態(tài)圖。將X=0與X=1的狀態(tài)圖合并起來得完整的狀態(tài)圖。1QQ0001001/1/0/0X=1時的狀態(tài)圖①當(dāng)X=1時：觸發(fā)器的次態(tài)方程簡化為：輸出方程簡化為：（5）畫時序波形圖。根據(jù)狀態(tài)表或狀態(tài)圖，

可畫出在CP脈沖作用下電路的時序圖。（6）邏輯功能分析：當(dāng)X=1時，按照減1規(guī)律從10→01→00→10循環(huán)變化，并每當(dāng)轉(zhuǎn)換為00狀態(tài)（最小數(shù)）時，輸出Z=1。該電路一共有3個狀態(tài)00、01、10。當(dāng)X=0時，按照加1規(guī)律從00→01→10→00循環(huán)變化，并每當(dāng)轉(zhuǎn)換為10狀態(tài)（最大數(shù)）時，輸出Z=1。所以該電路是一個可控的3進(jìn)制計數(shù)器。0001100/00/00/11/11/01/0圖5.2.5例5.2.1完整的狀態(tài)圖例3：試分析如圖的時序電路。第6章Q0Q0CP

YQ1Q11TC11TC1&=1

X1FF0FF1①寫方程式同步時序電路，時鐘方程省去。第6章輸出方程：輸出與輸入有關(guān)，為米利型時序電路。驅(qū)動方程：階段性小結(jié)

時序邏輯電路通常由組合邏輯電路及存儲電路兩部分組成。其中存儲電路能將電路的狀態(tài)記憶下來，并和當(dāng)前的輸入信號一起決定電路的輸出信號。這是時序邏輯電路在結(jié)構(gòu)上的特點，這個特點決定了時序邏輯電路的邏輯功能，即時序邏輯電路在任一時刻的輸出信號不僅和當(dāng)時的輸入信號有關(guān)，而且還與電路原來的狀態(tài)有關(guān)。第6章

描述時序邏輯功能的方法由邏輯方程組（含驅(qū)動方程、狀態(tài)方程和輸出方程）、狀態(tài)表、狀態(tài)圖和時序圖，它們各具特色，各有所用，且可以相互轉(zhuǎn)換。邏輯方程組是和具體時序電路直接對應(yīng)的，狀態(tài)表和狀態(tài)圖能給出時序電路的全部工作過程，時序圖能更直觀地顯示電路的工作過程。為進(jìn)行時序電路的分析和設(shè)計，應(yīng)該熟練地掌握這幾種描述方法。

就工作方式而言，時序電路可分為同步時序邏輯電路和異步時序邏輯電路兩類。它們的主要區(qū)別是，在同步時序電路的存儲電路中，所有觸發(fā)器的CP端均受同一時鐘脈沖源控制，而在異步時序電路中，各觸發(fā)器CP端受不同的觸發(fā)脈沖控制。第6章階段性小結(jié)【續(xù)】

時序電路的分析是由給定的時序電路，寫出邏輯方程組，列出狀態(tài)表，畫出狀態(tài)圖或時序圖，指出電路邏輯功能的過程。1．同步時序邏輯電路的設(shè)計步驟（3）狀態(tài)分配，又稱狀態(tài)編碼。即把一組適當(dāng)?shù)亩M(jìn)制代碼分配給簡化狀態(tài)圖（表）中各個狀態(tài)。（1）根據(jù)設(shè)計要求，設(shè)定狀態(tài)，導(dǎo)出對應(yīng)狀態(tài)圖或狀態(tài)表。（2）狀態(tài)化簡。消去多余的狀態(tài)，得簡化狀態(tài)圖（表）。（4）選擇觸發(fā)器的類型。（5）根據(jù)編碼狀態(tài)表以及所采用的觸發(fā)器的邏輯功能，導(dǎo)出待設(shè)計電路的輸出方程和驅(qū)動方程。（6）根據(jù)輸出方程和驅(qū)動方程畫出邏輯圖。（7）檢查電路能否自啟動。一、同步時序邏輯電路的設(shè)計方法10.3同步時序邏輯電路的設(shè)計方法（2）狀態(tài)分配，列狀態(tài)轉(zhuǎn)換編碼表。(1）根據(jù)設(shè)計要求，設(shè)定狀態(tài)，畫出狀態(tài)轉(zhuǎn)換圖。該狀態(tài)圖不須化簡。2．同步計數(shù)器的設(shè)計舉例例1

設(shè)計一個同步5進(jìn)制加法計數(shù)器（3）選擇觸發(fā)器。選用JK觸發(fā)器。（4）求各觸發(fā)器的驅(qū)動方程和進(jìn)位輸出方程。列出JK觸發(fā)器的驅(qū)動表，畫出電路的次態(tài)卡諾圖。根據(jù)次態(tài)卡諾圖和JK觸發(fā)器的驅(qū)動表可得各觸發(fā)器的驅(qū)動卡諾圖：（5）將各驅(qū)動方程與輸出方程歸納如下：（6）畫邏輯圖。再畫出輸出卡諾圖可得電路的輸出方程：（7）檢查能否自啟動可見，如果電路進(jìn)入無效狀態(tài)101、110、111時，在CP脈沖作用下，分別進(jìn)入有效狀態(tài)010、010、000。所以電路能夠自啟動。利用邏輯分析的方法畫出電路完整的狀態(tài)圖。3．一般時序邏輯電路的設(shè)計舉例

典型的時序邏輯電路具有外部輸入變量X，所以設(shè)計過程要復(fù)雜一些。S0——初始狀態(tài)或沒有收到1時的狀態(tài)；例2

設(shè)計一個串行數(shù)據(jù)檢測器。該檢測器有一個輸入端X，它的功能是對輸入信號進(jìn)行檢測。當(dāng)連續(xù)輸入三個1（以及三個以上1）時，該電路輸出Y=1，否則輸出Y=0。解：

（1）根據(jù)設(shè)計要求，設(shè)定狀態(tài):：S2——連續(xù)收到兩個1后的狀態(tài)；S1——收到一個1后的狀態(tài)；S3——連續(xù)收到三個1（以及三個以上1）后的狀態(tài)。

（3）狀態(tài)化簡。觀察上圖可知，S2和S3是等價狀態(tài)，所以將S2和S3合并，并用S2表示，得簡化狀態(tài)圖:（2）根據(jù)題意可畫出原始狀態(tài)圖：（4）狀態(tài)分配。

該電路有3個狀態(tài)，可以用2位二進(jìn)制代碼組合（00、01、10、11）中的三個代碼表示。本例取S0=00、S1=01、S2=11。（5）選擇觸發(fā)器。

本例選用2個D觸發(fā)器。（6）求出狀態(tài)方程、驅(qū)動方程和輸出方程。列出D觸發(fā)器的驅(qū)動表、畫出電路的次態(tài)和輸出卡諾圖。由輸出卡諾圖可得電路的輸出方程：00011011Qn→Qn+10101D

D觸發(fā)器的驅(qū)動表

根據(jù)次態(tài)卡諾圖和D觸發(fā)器的驅(qū)動表可得各觸發(fā)器的驅(qū)動卡諾圖：由各驅(qū)動卡諾圖可得電路的驅(qū)動方程：00011011Qn→Qn+10101D

D觸發(fā)器的驅(qū)動表

000011××000×111×（7）畫邏輯圖。

根據(jù)驅(qū)動方程和輸出方程，畫出邏輯圖。（8）檢查能否自啟動。(二)異步時序邏輯電路的設(shè)計方法

異步時序電路的設(shè)計比同步電路多一步，即求各觸發(fā)器的時鐘方程。（1）根據(jù)設(shè)計要求，設(shè)定7個狀態(tài)S0～S6。進(jìn)行狀態(tài)編碼后，列出狀態(tài)轉(zhuǎn)換表。例3

設(shè)計一個異步7進(jìn)制加法計數(shù)器.狀態(tài)轉(zhuǎn)換順序現(xiàn)態(tài)次態(tài)進(jìn)位輸出Q2n

Q1n

Q0n

Q2n+1

Q1n+1

Q0n+1

YS0S1S2S3S4S5S60000010100111001011100010100111001011100000000001（2）選擇觸發(fā)器。本例選用下降沿觸發(fā)的JK觸發(fā)器。（3）求各觸發(fā)器的時鐘方程，即為各觸發(fā)器選擇時鐘信號。為觸發(fā)器選擇時鐘信號的原則是：①觸發(fā)器狀態(tài)需要翻轉(zhuǎn)時，必須要有時鐘信號的翻轉(zhuǎn)沿送到。②觸發(fā)器狀態(tài)不需翻轉(zhuǎn)時，“多余的”時鐘信號越少越好。畫出7進(jìn)制計數(shù)器的時序圖：根據(jù)上述原則，選：（4）求各觸發(fā)器的驅(qū)動方程和進(jìn)位輸出方程。畫出電路的次態(tài)卡諾圖和JK觸發(fā)器的驅(qū)動表：由次態(tài)卡諾圖和觸發(fā)器的驅(qū)動表求驅(qū)動方程：00011011Qn→Qn+10×1××1×0JK

JK觸發(fā)器的驅(qū)動表

×1××××××××××××1×00011011Qn→Qn+10×1××1×0JK

JK觸發(fā)器的驅(qū)動表

×0×11×0××××101××1××11××0×11××1××（5）畫邏輯圖。

將各驅(qū)動方程歸納如下：再畫出輸出卡諾圖，000000×1得電路的輸出方程：用邏輯分析的方法畫出電路完整的狀態(tài)圖：（6）檢查能否自啟動?？梢?，當(dāng)電路進(jìn)入無效狀態(tài)111時，在CP脈沖作用下可進(jìn)入有效狀態(tài)000。所以電路能夠自啟動。階段性小結(jié)時序邏輯電路的分析和設(shè)計是兩個相反的過程。時序電路的分析是給定時序電路，要求經(jīng)過分析最終指出電路邏輯功能。而時序電路的設(shè)計是根據(jù)要求實現(xiàn)的邏輯功能，作出原始狀態(tài)圖或原始狀態(tài)表，然后進(jìn)行狀態(tài)化簡（狀態(tài)合并）和狀態(tài)編碼（狀態(tài)分配），再求出所選觸發(fā)器的驅(qū)動方程、時序電路的狀態(tài)方程和輸出方程，最后畫出設(shè)計好的邏輯電路圖的過程。其中畫出正確的原始狀態(tài)圖或原始狀態(tài)表是關(guān)鍵的一步，是后面幾個設(shè)計步驟的基礎(chǔ)，所以做這一步時我們要遵循的原則是“寧多勿漏”。即使是用可編程邏輯器件來設(shè)計時序電路，這一步也是不可缺少的。第6章10.4計數(shù)器一、計數(shù)器的概述在數(shù)字電路中，能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器。計數(shù)器也稱分頻器。利用分頻器，可以得到各種頻率的脈沖信號。數(shù)字系統(tǒng)經(jīng)常需要各種頻率的脈沖信號，因此需要各種各樣的計數(shù)器。計數(shù)器——用以統(tǒng)計輸入脈沖CP個數(shù)的電路。4位二進(jìn)制數(shù):Q3Q2Q1Q0位數(shù):3210權(quán)重:84218421碼相當(dāng)于十進(jìn)制數(shù):8Q3+4Q2+2Q1+1Q0

例:Q3Q2Q1Q0=1010B=8×1+4×

0+2×

1+1×

0=10DB代表二進(jìn)制數(shù)

(Binary)D代表十進(jìn)制數(shù)

(Decimal)1、二進(jìn)制計數(shù)器（1）4位集成二進(jìn)制同步加法計數(shù)器74LS161異步清零端，低電平有效同步置數(shù)端，低電平有效控制輸入端，高電平有效

進(jìn)位輸出端74LS161邏輯功能表CTPCTTCPQ3Q2Q1Q001111×0111××0×1×××01×××

0000D3D2D1D0Q3Q2Q1Q0Q3Q2Q1Q0

加法計數(shù)

①當(dāng)復(fù)位端時，輸出Q3Q2Q1Q0全為零，實現(xiàn)異步清零功能。功能分析：②當(dāng)，預(yù)置數(shù)控制端，并且在CP↑時，Q3Q2Q1Q0=D3D2D1D0，實現(xiàn)同步預(yù)置數(shù)功能。③當(dāng)且時，輸出Q3Q2Q1Q0保持不變。④當(dāng)且在CP↑時，計數(shù)器才開始加法計數(shù)，實現(xiàn)計數(shù)功能。電路為四位二進(jìn)制加法計數(shù)器。在CP脈沖作用下，電路按自然二進(jìn)制遞加，即由0000→0001→…→1111。當(dāng)計到1111時，進(jìn)位輸出端CO送出進(jìn)位信號，即CO=Q3Q2Q1Q0=1。十進(jìn)制數(shù)用0~9十個數(shù)字表示,而數(shù)字電路中使用二進(jìn)制,所以須用二進(jìn)制數(shù)給十進(jìn)制數(shù)編碼2、十進(jìn)制計數(shù)器編碼方法:用4位二進(jìn)制數(shù)表示1位十進(jìn)制數(shù),

稱為二—十進(jìn)制編碼,又稱BCD碼

(BCD—BinaryCodedDecimal)

二進(jìn)制數(shù)用8421碼十進(jìn)制數(shù):用0~9共十個數(shù)字表示所以,用十個4位二進(jìn)制數(shù)表示0~9（1）集成十進(jìn)制同步加法計數(shù)器

集成十進(jìn)制同步加法計數(shù)器74LS160的引腳排列圖、邏輯功能示意圖與74LS161相同。與74161相比，(1)74LS160是十進(jìn)制計數(shù)器；（2）注意74LS160在計數(shù)時CO=Q3Q0

74LS16074LS1603、N進(jìn)制計數(shù)器用清零端或置數(shù)端歸零構(gòu)成N進(jìn)制計數(shù)器

利用集成計數(shù)器的清零端和置數(shù)端實現(xiàn)歸零，從而構(gòu)成按自然態(tài)序進(jìn)行計數(shù)的N進(jìn)制計數(shù)器的方法：（1）反饋清零法清零法適用于具有清零端的集成計數(shù)器。基本思路：計數(shù)器從全“0”狀態(tài)S0開始計數(shù)，計滿N個狀態(tài)后產(chǎn)生清“0”信號，使計數(shù)器恢復(fù)到初態(tài)S0。①異步清零計數(shù)器：當(dāng)計數(shù)到SN狀態(tài)時，產(chǎn)生清“0”信號。②同步清零計數(shù)器：當(dāng)計數(shù)到SN-1狀態(tài)時，產(chǎn)生清“0”信號。74161例1：用集成計數(shù)器74LS161和與非門組成6進(jìn)制計數(shù)器。異步置00110

“161”為異步置

0，即只要置

0端出現(xiàn)有效電平，計數(shù)器立刻置零。因此，應(yīng)在輸入第

6

個

CP脈沖

后，用S6=0110作為控制信號去控制電路，產(chǎn)生置零信號加到異步置

0端，使計數(shù)器立即置

0。（2）反饋置數(shù)法置數(shù)法適用于具有預(yù)置端的集成計數(shù)器。置0法原理置數(shù)法原理

當(dāng)輸入第N

個計數(shù)脈沖時，利用置0功能對計數(shù)器進(jìn)行置0操作，強(qiáng)迫計數(shù)器進(jìn)入計數(shù)循環(huán)，從而實現(xiàn)N進(jìn)制計數(shù)。這種計數(shù)器的起始狀態(tài)值必須是零。

當(dāng)輸入第N

個計數(shù)脈沖時，利用置數(shù)功能對計數(shù)器進(jìn)行置數(shù)操作，強(qiáng)迫計數(shù)器進(jìn)入計數(shù)循環(huán)，從而實現(xiàn)N進(jìn)制計數(shù)。這種計數(shù)器的起始狀態(tài)值就是置入的數(shù)，可以是零，也可以非零，因此應(yīng)用更靈活。例2：用集成計數(shù)器74161和與非門組成的7進(jìn)制計數(shù)器。同步置數(shù)00000001001000110100010101100110000074161例3：用集成計數(shù)器74161和與非門實現(xiàn)從2-6的5進(jìn)制計數(shù)器。同步置數(shù)011000107416100100011010001010110Q3Q2Q1Q0LD同步清零。沒有過渡態(tài)。SM＝S12＝1100SM-1＝S11＝1011用74161實現(xiàn)十二進(jìn)制計數(shù)器。利用集成計數(shù)器的置0或置數(shù)功能通過反饋控制可構(gòu)成N

進(jìn)制計數(shù)器。反饋法構(gòu)成N

進(jìn)制計數(shù)器總結(jié)反饋置0法和反饋置數(shù)法的主要不同是：反饋置0法將反饋控制信號加至置0端；而反饋置數(shù)法則將反饋控制信號加至置數(shù)端，且必須給置數(shù)輸入端加上計數(shù)起始狀態(tài)值。設(shè)計時，應(yīng)弄清置0或置數(shù)功能是同步還是異步的，同步則反饋控制信號取自SN-1；異步則反饋控制信號取自SN

。(3)計數(shù)器級聯(lián)1）整體清“0”法或整體置數(shù)法2）分解法基本思路：將M=M1×M2×…Mn，其中M1、M2、…Mn均不大于N，則用n片計數(shù)器分別組成M1、M2、…Mn進(jìn)制的計數(shù)器，然后級聯(lián)即可構(gòu)成M進(jìn)制計數(shù)器。基本思路：先將n片計數(shù)器級聯(lián)組成Nn（Nn>M）進(jìn)制計數(shù)器，計滿M個狀態(tài)后，采用整體清“0”或整體置數(shù)法實現(xiàn)M進(jìn)制計數(shù)器。集成計數(shù)器的級聯(lián)1）異步級聯(lián)：用前一級計數(shù)器的輸出作為后一級計數(shù)器的時鐘信號。2）同步級聯(lián)：外加時鐘信號同時接到各片的時鐘輸入端。必須使用多片N進(jìn)制計數(shù)器構(gòu)成M進(jìn)制計數(shù)器。各片之間的連接方式：串行進(jìn)位、并行進(jìn)位。若M可以分解為兩個小于N的因數(shù)相乘即：

M=N1×N2可采用串行進(jìn)位或并行進(jìn)位方式。串行進(jìn)位：低位片進(jìn)位輸出信號作為高位片時鐘信號。并行進(jìn)位：低位片進(jìn)位輸出信號作為高位片計數(shù)使能信號。(3)計數(shù)器級聯(lián)（M>N

的情況）進(jìn)位輸出[例]:試用兩片同步十進(jìn)制計數(shù)器74160

接成百進(jìn)制計數(shù)器。解：M=100，N1=N2=10將兩片74160按并行進(jìn)位方式連接。74160與74161的管腳排布相同，同樣為異步清零和同步置數(shù)74160為同步十進(jìn)制計數(shù)器。計數(shù)輸入74160(1)74160(2)74160(1)計數(shù)輸入174160(2)將兩片74160按串行進(jìn)位方式連接兩片74160的P和T恒為1，都工作在計數(shù)狀態(tài)。但這種接法下兩片74160不是同步工作的。在N1、N2

不等于N時，可以先將兩個N

進(jìn)制計數(shù)器，分別接成N1

進(jìn)制計數(shù)器和N2

進(jìn)制計數(shù)器，然后再以并行進(jìn)位方式將它們連接起來。當(dāng)M為大于N的素數(shù)時，不能分解為N1和N2，必須采取整體置零或整體置數(shù)方式。整體置零：首先將兩片N進(jìn)制計數(shù)器按最簡單的方式，接成一個大于M的計數(shù)器（如N*N進(jìn)制），然后從M狀態(tài)譯出異步置零信號，將兩片N進(jìn)制計數(shù)器同時置零，基本原理和M<N

時置零法一樣。整體置數(shù)：基本原理和M<N

時置數(shù)法類似。例：試用兩片74160實現(xiàn)54進(jìn)制計數(shù)器。解：M=54，74160是具有異步清零、同步置數(shù)的十進(jìn)制計數(shù)器。①整體置數(shù)法計數(shù)：0～53。5301010011Q3Q2Q1Q0②分解法M=54=6×9，用兩片74160分別構(gòu)成六進(jìn)制和九進(jìn)制，然后級聯(lián)即可。六進(jìn)制九進(jìn)制本節(jié)小結(jié)計數(shù)器是一種應(yīng)用十分廣泛的時序電路，除用于計數(shù)、分頻外，還廣泛用于數(shù)字測量、運(yùn)算和控制，從小型數(shù)字儀表，到大型數(shù)字電子計算機(jī)，幾乎無所不在，是任何現(xiàn)代數(shù)字系統(tǒng)中不可缺少的組成部分。計數(shù)器可利用觸發(fā)器和門電路構(gòu)成。但在實際工作中，主要是利用集成計數(shù)器來構(gòu)成。在用集成計數(shù)器構(gòu)成M進(jìn)制計數(shù)器時，需要利用清零端或置數(shù)控制端，讓電路跳過某些狀態(tài)來獲得N進(jìn)制計數(shù)器。10.3寄存器在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的。一個觸發(fā)器可以存儲1位二進(jìn)制代碼，存放n位二進(jìn)制代碼的寄存器，需用n個觸發(fā)器來構(gòu)成。按照功能的不同，可將寄存器分為數(shù)碼寄存器和移位寄存器兩大類。數(shù)碼寄存器只能并行送入數(shù)據(jù)，需要時也只能并行輸出。

移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。

串行輸入－串行輸出

串行輸入－并行輸出

并行輸入－串行輸出

并行輸入－并行輸出FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出10.3.1數(shù)碼寄存器中原來的內(nèi)容是什么，只要送數(shù)控制時鐘脈沖CP上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0～D3，就立即被送入進(jìn)寄存器中，即有：并行輸出并行輸入10.3.2移位寄存器1、單向移位寄存器并行輸出4位右移移位寄存器時鐘方程：驅(qū)動方程：狀態(tài)方程：波形圖12345678CP10111100111DIQ0Q1Q2Q3并行輸出串行輸出并行輸出4位左移移位寄存器時鐘方程：驅(qū)動方程：狀態(tài)方程：單向移位寄存器具有以下主要特點：（1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。（2）n位單向移位寄存器可以寄存n位二進(jìn)制代碼。n個CP脈沖即可完成串行輸入工作，此后可從Q0～Qn-1端獲得并行的n位二進(jìn)制數(shù)碼，再用n個CP脈沖又可實現(xiàn)串行輸出操作。（3）若串行輸入端狀態(tài)為0，則n個CP脈沖后，寄存器便被清零。10.3.3集成雙向移位寄存器74LS194由74LS194構(gòu)成的能自啟動的4位環(huán)形計數(shù)器狀態(tài)圖0111101111011110Q0Q1Q2Q3時序圖2、扭環(huán)形計數(shù)器結(jié)構(gòu)特點狀態(tài)圖即將FFn-1的輸出Qn-1接到FF0的輸入端D0。用74194構(gòu)成的扭環(huán)形計數(shù)器

0010100101001010110101101011010100001000110011101111011100110001寄存器的應(yīng)用1．時序邏輯電路的特點；任一時刻輸出狀態(tài)不僅取決于當(dāng)時的輸入信號，還與電路的原狀態(tài)有關(guān)。因此時序電路中必須含有存儲器件。2.于統(tǒng)計輸入脈沖的個數(shù)，還常用于分頻、定時、產(chǎn)生節(jié)拍脈沖等。4．寄存器也是一種常用的時序邏輯器件。寄存器分為數(shù)碼寄存器和移位寄存器兩種。3．用已有的M進(jìn)制集成計數(shù)器