計算機組成原理本科生試題庫整理附答案

計算機組成原理（白中英）本科生試題庫整理附答案

一、選擇題1從器件角度看，計算機經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計算機仍屬于（B）計算機。A并行B馮?諾依曼C智能D串行2某機字長32位，其中1位表示符號位。若用定點整數(shù)表示，則最小負整數(shù)為（A）。D-(23o+1)A-（231-1）B-（23o-1）C-（23i+1）3以下有關(guān)運算器的描述，（C）是正確的。D-(23o+1)只做加法運B只做算術(shù)運C算術(shù)運算與D只做邏輯運算邏輯運算算算邏輯運算EEPROM是指（D）C閃速存儲D電擦除可編程

器C閃速存儲D電擦除可編程

器只讀存儲器器常用的虛擬存儲系統(tǒng)由（B）兩級存儲器組成，其中輔存是大容量的磁表面存儲器。cache-主存B主存-輔存Ccache-輔D通用寄存器存-cacheRISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（D）棧頂和次棧頂B兩個主存單C一個主存單D棧頂和次棧頂元元和一個通器用寄存器7當前的CPU7當前的CPU由A控制器B控制器、運算C運算器、主存D控制器、ALU、器、cache主存8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個

并行部件的CPU相比，一個m段流水CPU的吞吐能力是（A）。A具備同等水B不具備同等C小于前者D大于前者平水平9在集中式總線仲裁中，（A）方式響應(yīng)時間寸A獨立請B計數(shù)器定時查C菊花鏈D分布式仲裁求詢10CPU中跟蹤指令后繼地址的寄存器是（C）。A地址寄存B指令計數(shù)器C程序計數(shù)D指令寄存器器器11從信息流的傳輸速度來看，（A）系統(tǒng)工作效率最低。A單總B雙總線。三總線D多總線12單級中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（C）標志,以防止本次中斷服務(wù)結(jié)束前同級的其他中斷源產(chǎn)生另一次中斷進行干擾。A中斷允B中斷請求C中斷屏DDMA請求許蔽13下面操作中應(yīng)該由特權(quán)指令完成的是（B）。A設(shè)置定時器B從用戶模式C開定時器中D關(guān)中斷的初值切換到管理員模式14馮?諾依曼機工作的基本方式的特點是（B）。的初值切換到管理A多指令流單B按地址訪問并順C堆棧操作D存貯器按內(nèi)容數(shù)據(jù)流序執(zhí)行指令選擇地址15在機器數(shù)（B）中，零的表示形式是唯一的。

liiJA原碼B補碼C移碼D反碼16在定點二進制運算器中，減法運算一般通過（D）來實現(xiàn)。liiJB補碼運算的C原碼運算的D補碼運算的二二進制減法十進制加法進制加法器器器A原碼運算的二進制減法器l=JB補碼運算的C原碼運算的D補碼運算的二二進制減法十進制加法進制加法器器器l=JA0—64MBB0—32MBC0—32MD0—64M=i18主存貯器和CPU之間增加cache的目的是（A）。=il=JA解決CPU和B擴大主存貯C擴大CPU中通D既擴大主存貯主存之間的器容量用寄存器的器容量，又擴l=J速度匹配問數(shù)量大CPU中通用l=j題寄存器的數(shù)量19單地址指令中為了完成兩個數(shù)的算術(shù)運算，除地址碼指明的一個操作數(shù)外，另一個常需采用（C）。l=Jl=Jl=jA堆棧尋址方B立即尋址方C隱含尋址方D間接尋址方式式式式20同步控制是（C）。A只適用于B只適用于外C由統(tǒng)一時序D所有指令執(zhí)行CPU控制的圍設(shè)備控制信號控制的時間都相同的方式的方式方式方式21描述PCI總線中基本概念不正確的句子是（CD）。APCI總線是BPCI總線的基CPCI設(shè)備一定D系統(tǒng)中只允許一個與處理本傳輸機制是主設(shè)備有一條PCI總器無關(guān)的高是猝發(fā)式傳線速外圍設(shè)備EJ22CRT的分辨率為1024X1024像素，像素的顏色數(shù)為256,則刷速外圍設(shè)備EJi=j新存儲器的容量為（A512KBB1MBC256KBD2MB23為了便于實現(xiàn)多級中斷，（B）。A通用寄存B堆棧器24特權(quán)指令是由（CA中斷程B用序25虛擬存儲技術(shù)主要解決存儲器的（B）問題。A速度B擴大存儲容C成本D前三者兼顧量26引入多道程序的目的在于（A）。A充分利用B提高實時響C有利于代碼D充分利用存儲CPU,減少等應(yīng)速度待CPU時間保存現(xiàn)場信息最有效的辦法是采用C存器）執(zhí)行的機器指令。戶程C操作系統(tǒng)核心DI/O程序程序儲D外存共享，減少主器輔存信息交換量27下列數(shù)中最小的數(shù)是（CA（101001）2B（52）828某DRAM芯片，其存儲容量為512X8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（D）。C(101001)BCDD(233)16A8，512B512，8C18，8D19，829在下面描述的匯編語言基本概念中，不正確的表述是（D）。B匯編語言對C用匯編語言D匯編語言編寫機器的依賴編寫程序的性高難度比高級語言小A對程序員的訓(xùn)練要求來說，需要硬件知識30交叉存儲器實質(zhì)上是一種多模塊存儲器，它用行多個獨立的讀寫操作。A流水B資源復(fù)31寄存器間接尋址方式中，A通用寄存B主存器元重C順序操作數(shù)在單C程器(B序的程序執(zhí)行速度比高級語言慢（A）方式執(zhí)D資源共享）。計數(shù)D堆棧32機器指令與微指令之間的關(guān)系是（B用若干條機C用一條微指D用一條機器指器指令實現(xiàn)令實現(xiàn)一條令實現(xiàn)一條微一條微指令機器指令指令A(yù)用若干條微指令實現(xiàn)一條機器指令）。33描述多媒體CPU基本概念中，不正確的是（CD）。A多媒體CPU是帶有MMX技術(shù)的處理器BMMX是一種多CMMX指令集是D多媒體CPU是媒體擴展結(jié)一種多指令構(gòu)流多數(shù)據(jù)流的并行處理指令34在集中式總線仲裁中，（A）方式對電路故障最敏感。A菊花B獨立請C計數(shù)器定時D鏈求查詢以超標量結(jié)構(gòu)為基礎(chǔ)的CISC機器i=jw35流水線中造成控制相關(guān)的原因是執(zhí)行（A）指令而引起。A條件轉(zhuǎn)B訪內(nèi)C算邏D無條件轉(zhuǎn)移移36PCI總線是一個高帶寬且與處理器無關(guān)的標準總線。下面描述中不正確的是（B）。A采用同步定時協(xié)議37下面陳述中，=iB采用分布式C具有自動配D適合于低成本仲裁策略A采用同步定時協(xié)議37下面陳述中，=i裝C控制電D計數(shù)器裝C控制電D計數(shù)器路）項是由硬件完成。中C保存CPU現(xiàn)場D恢復(fù)CPU現(xiàn)場質(zhì)置38中斷處理過程中，（BA關(guān)中B開斷斷39IEEE1394是一種高速串行I/O標準接口。以下選項中，（D）項不屬于IEEE1394的協(xié)議集。理D串行總線管理A業(yè)務(wù)B鏈路理D串行總線管理層層層40運算器的核心功能部件是（B）。liiJA數(shù)據(jù)總BALUC狀態(tài)條件寄存D通用寄存器liiJ線器41某單片機字長32位，其存儲容量為4MB。若按字編址，它的尋址范圍是（A）。A1MB4MBC4MD1MB42某SRAM芯片，其容量為1MX8位，除電源和接地端外，控制端有￡和R/W#,該芯片的管腳引出線數(shù)目是（D）。A20B28A20B28C30D3243雙端口存儲器所以能進行高速讀/寫操作，是因為采用（D）。A高速芯B新型器件C流水技D兩套相互獨立片術(shù)的讀寫電路44單地址指令中為了完成兩個數(shù)的算術(shù)運算，除地址碼指明的一個操作數(shù)以外，另一個數(shù)常需采用（C）。A堆棧尋址方B立即尋址方C隱含尋址方D間接尋址方式式式式45為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（C）。A用程序計數(shù)B用微程序計C通過微指令D通過指令中指器PC來產(chǎn)生數(shù)器叩C來產(chǎn)后繼微指令生后繼微指地址令地址順序控制字定一個專門字段由設(shè)計者段來控制產(chǎn)生指定或由設(shè)后繼微指令地計者指定的址判別字段控器PC來產(chǎn)生數(shù)器叩C來產(chǎn)后繼微指令生后繼微指地址令地址ASCII）碼。P23按IEEE754標準，一個32位浮點數(shù)由符號位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個域組成。其中階碼E的值等于指數(shù)的真值（e）加上一個固定的偏移值（127）。P17雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結(jié)構(gòu)，其中前者采用（空間）并行技術(shù)，后者采用（時間）并行技術(shù)。P864衡量總線性能的重要指標是（總線帶寬），它定義為總線本身所能達到的最高傳輸速率，單位是兆字節(jié)每秒（MB/s）oP186在計算機術(shù)語中，將ALU控制器和（cache）存儲器合在一起稱為（CPU）。P139數(shù)的真值變成機器碼可采用原碼表示法，反碼表示法，（補碼）表示法，（移碼）表示法。P19-P21

廣泛使用的（SRAM）和（DRAM）都是半導(dǎo)體隨機讀寫存儲器。前者的速度比后者快，但集成度不如后者高。P66反映主存速度指標的三個術(shù)語是存取時間、（存儲周期）和（存儲器帶寬）。P66形成指令地址的方法稱為指令尋址，通常是（順序）尋址，遇到轉(zhuǎn)移指令時（跳躍）尋址。P123-2的31次方CPU從（主存中）取出一條指令并執(zhí)行這條指令的時間和稱為（指令周期-2的31次方11定點32位字長的字，采用2的補碼形式表示時，一個字所能表示的整數(shù)范圍是（到2的31次方減八P20。P201112IEEE754標準規(guī)定的64位浮點數(shù)格式中，符號位為1位，階碼為11位，尾數(shù)為52位，則它能表示的最大規(guī)格化正數(shù)為（+[1+（1-2-52）]X21025）oP18????13浮點加、減法運算的步驟是（0操作處理）、（比較階碼大小并完成對階）、（尾數(shù)進行加或減運算）、（結(jié)果規(guī)格化并進行舍入處理）、（溢出處理）。P5214某計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統(tǒng)的地址線至少需要（14）條。64X1024KB=2048KB（尋址范圍）=2048x8（化為字的形式）=2143215一個組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（20）位，其中主存字塊標記應(yīng)為（8）位，組地址應(yīng)為（6）位，Cache地址共（7）位。218=16384x64mc16384c128f字28=26=一27=128128+4416CPU存取出一條指令并執(zhí)行該指令的時間叫（指令周期），它通常包含若干個（CPU周期），而后者又包含若干個（時鐘周期）。P13117計算機系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級，即微程序設(shè)計級（或邏輯電路級）、一般機器級、操作系統(tǒng)級、（匯編語言）級、（高級語言）級。P1318十進制數(shù)在計算機內(nèi)有兩種表示形式：（字符串）形式和（壓縮的十進制數(shù)串）形式。前者主要用在非數(shù)值計算的應(yīng)用領(lǐng)域，后者用于直接完成十進制數(shù)的算術(shù)運算。P1919一個定點數(shù)由符號位和數(shù)值域兩部分組成。按小數(shù)點位置不同，定點數(shù)有（純小數(shù)）和（純整數(shù)兩種表示方法。P1620對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機采用多級存儲體系結(jié)構(gòu)，即（高速緩沖存儲器）、（主存儲器）、（外存儲器）oP6621高級的DRAM芯片增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM芯片，它們是（FPM-DRAM）、（CDRAM）、（SDRAM）。P7522—個較完善的指令系統(tǒng)，應(yīng)當有（數(shù)據(jù)處理）、（數(shù)據(jù)存儲）、（數(shù)據(jù)傳送）、（程序控制四大類指令。P11923機器指令對四種類型的數(shù)據(jù)進行操作。這四種數(shù)據(jù)類型包括（地址）型數(shù)據(jù)、（數(shù)值）型數(shù)據(jù)、（字符）型數(shù)據(jù)、（邏輯）型數(shù)據(jù)。P11024CPU中保存當前正在執(zhí)行的指令的寄存器是（指令寄存器），指示下一條指令地址的寄存器是（程序寄存器），保存算術(shù)邏輯運算結(jié)果的寄存器是（數(shù)據(jù)緩沖寄沖器）和（狀態(tài)字寄存器）oP12925數(shù)的真值變成機器碼時有四種表示方法，即（原碼）表示法，（補碼）表示法，（移碼）表示法，（反碼）表示法。P19-P2126主存儲器的技術(shù)指標有（存儲容量），（存取時間），（存儲周期），（存儲器帶寬）。P6727cache和主存構(gòu)成了（內(nèi)存儲器），全由（CPU）來實現(xiàn)。P6631接使用西文鍵盤輸入漢字，進行處理，并顯示打印漢字，要解決漢字的（輸入編碼）、（漢字內(nèi)碼）和（字模碼）三種不同用途的編碼。P24三、簡答題

1假設(shè)主存容量16MX32位，Cache容量64KX32位，主存與Cache之間以每塊4X32位大小傳送數(shù)據(jù)，請確定直接映射方式的有關(guān)參數(shù)，并畫出內(nèi)存地址格式。解：64條指令需占用操作碼字段（OP）6位，源寄存器和目標寄存器各4位，尋址模式（X）2位，形式地址（D）16位，其指令格式如下：31263126252221181716150OP標尋址模式定義如下：X=00寄存器尋址操作數(shù)由源寄存器號和目標寄存器號指定X=01直接尋址有效地址E=（D）X=10變址尋址有效地址E=（R）+DxX=11相對尋址有效地址E=（PC）+D其中R為變址寄存器（10位）,PC為程序計數(shù)器（20位）,xi=j位移量D可正可負。該指令格式可以實現(xiàn)RR型，RS型尋址功能。i=j2指令和數(shù)據(jù)都用二進制代碼存放在內(nèi)存中，從時空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。解：計算機可以從時間和空間兩方面來區(qū)分指令和數(shù)據(jù)，在時間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從

內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運算器、往內(nèi)存寫入的數(shù)據(jù)也是來自于運算器。4用定量分析方法證明多模塊交叉存儲器帶寬大于順序存儲器帶寬。證明：假設(shè)(1)存儲器模塊字長等于數(shù)據(jù)總線寬度模塊存取一個字的存儲周期等于T.總線傳送周期為t交叉存儲器的交叉模塊數(shù)為m.交叉存儲器為了實現(xiàn)流水線方式存儲，即每通過t時間延遲后啟動下一?？?，應(yīng)滿足T=mt,(1)交叉存儲器要求其模快數(shù)＞=m,以保證啟動某?？旌蠼?jīng)過mT時間后再次啟動該?？鞎r，它的上次存取操作已經(jīng)完成。這樣連續(xù)讀取m個字所需要時間為t=T+(m-1)t=mr+mT-t=(2m-1)t⑵故交叉存儲器帶寬為W1=1/t=1/(2m-1)t1(3)而順序方式存儲器連續(xù)讀取m個字所需時間為t=mT2=m2XT(4)存儲器帶寬為W2=1/t2=1/m2XT⑸⑵⑵比較(3)和(2)式可知，交叉存儲器帶寬〉順序存儲器帶寬。

10列表比較CISC處理機和RISC處理機的特點。11設(shè)存儲器容量為128M字，字長64位，模塊數(shù)m=8,分別用順序方式和交叉方式進行組織。存儲周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期t=50ns。問順序存儲器和交叉存儲器的帶寬各是多少?15PCI總線中三種橋的名稱是什么？簡述其功能。解：PCI總線有三種橋，即HOST/PCI橋（簡稱HOST橋），PCI/PCI橋，PCI/LAGACY橋。在PCI總線體系結(jié)構(gòu)中，橋起著重要作用：（1）它連接兩條總線，使總線間相互通信。（2）橋是一個總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)備都能看到同樣的一份地址表。（3）利用橋可以實現(xiàn)總線間的猝發(fā)式傳送。17畫圖說明現(xiàn)代計算機系統(tǒng)的層次結(jié)構(gòu)。P13-145級高級語言級編譯程序4級匯編語言級匯編程序

3級操作系統(tǒng)級操作系統(tǒng)2級一般機器級微程序1級微程序設(shè)計級直接由硬件執(zhí)行18CPU中有哪幾類主要寄存器？用一句話回答其功能。liiJ解：A，數(shù)據(jù)緩沖寄存器（DR）；B，指令寄存器（IR）；C，程序計算器PC；D，數(shù)據(jù)地址寄存器（AR）；通用寄存器（R0~R3）；F，狀態(tài)字寄存器（PSW）24簡要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲系統(tǒng)的訪問速度？liiJ7.一臺機器的指令系統(tǒng)有哪幾類典型指令？列出其名稱。（此題很大可能不屬于簡答題考試范圍）答：A.數(shù)據(jù)傳送類指令B.算術(shù)運算類指令C.邏輯運算類指令D,程序控制類指令E.輸入輸出類指令F.字符串類指令G■系統(tǒng)控制類指令H"特權(quán)指令①內(nèi)存采用更高速的技術(shù)手段，②采用雙端口存儲器，③采用多模交叉存儲器25求證：［-y］補=-［y］補（mod2n+1）證明：因為［x-y］補=［x］補-［y］補=［x］補+［-y］補又因為［x+y］補=［x］補+［y］補（mod2n+i）所以［y］補=［x+y］補-［x］補又［x-y］補=［x+（-y）］補=［x］補+［-y］補所以［-y］補=［x-y］補-［x］補

[y]補+[-y]補二[x+y]補+[x-y]補-[x]補-[x]補二0故[-y]補二-[y]補(mod2n+1)29設(shè)由S,E,M三個域組成的一個32位二進制字所表示的非零規(guī)格化數(shù)x,真值表示為x=(-1)sX(1.M)X2E-127問：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負數(shù)、，小負數(shù)是多少?(1)，小負數(shù)是多少?(1)大正(2)最小正數(shù)111111111111111111111111111111111111111111111111X'=__271111111111111111111111111111111(3)最小負數(shù)X==-[1+(1-2-23)]X212700000.0004)0000000008062。00000000源大負數(shù)nnnnnonnon0000000000000000000000000000000X=-1.0X2-12830畫出單級中斷處理過程流程圖(含指令周期)。35寫出下表尋址方式中操作數(shù)有效地址E的算法。序號尋址方式名稱有效地址E說明1立即A操作數(shù)在指令中2寄存器Ri操作數(shù)在某通用寄存器Ri中3直接DD為偏移量4寄存器間接(Ri)(Ri)為主存地址指示器15基址(B)B為基址寄存器6基址+偏移量(B)+D7比例變址+偏移(I)I為變址寄存器，S比量*S+D例因子8基址+變址+偏移量(B)+⑴+D9基址+比例變址+偏移量(B)+(I)*S+D10相對(PC)+DPC為程序計數(shù)器40為什么在計算機系統(tǒng)中引入。雄方式來交換數(shù)據(jù)？若使用總線周期挪用方式，DMA控制器占用總線進行數(shù)據(jù)交換期間，CPU處于何種狀態(tài)？P253、254為了減輕cpu對I/O操作的控制，使得cpu的效率有了提高。可能遇到兩種情況：一種是此時CPU不需要訪內(nèi)，如CPU正在執(zhí)行乘法命令；另一種情況是，I/O設(shè)備訪內(nèi)優(yōu)先，因為I/O訪內(nèi)有時間要求，前一個I/O數(shù)據(jù)必須在下一個訪內(nèi)請求到來之前存取完畢。41何謂指令周期？CPU周期？時鐘周期？它們之間是什么關(guān)系？指令周期是執(zhí)行一條指令所需要的時間，一般由若干個機器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時間。CPU周期又稱機器周期，CPU訪問一次內(nèi)存所花的時間較長，因此用從內(nèi)存讀取一條指令字的最短時間來定義。一個指令周期常由若干CPU周期構(gòu)成時鐘周期是由CPU時鐘定義的定長時間間隔，是CPU工作的最小時間單位，也稱節(jié)拍脈沖或T周期

47比較cache與虛存的相同點和不同點。相同點：（1）出發(fā)點相同；都是為了提高存儲系統(tǒng)的性能價格比而構(gòu)造的分層存儲體系。（2）原理相同；都是利用了程序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調(diào)入相對高速而小容量的存儲器.liiJ不同點：（1）側(cè)重點不同；cache主要解決主存和CPU的速度差異問題；虛存主要是解決存儲容量問題。（2）數(shù)據(jù)通路不同；CPU與cache、主存間有直接通路；而虛存需依賴輔存，它與CPU間無直接通路。（3）透明性不同；cache對系統(tǒng)程序員和應(yīng)用程序員都透明；而虛存只對應(yīng)用程序員透明。（4）未命名時的損失不同；主存未命中時系統(tǒng)的性能損失要遠大于cache未命中時的損失。liiJ48設(shè)［N］補二aa-aa，其中a是符號位。nn-110n證明：當NN0,an=0,真值N=［N］補=a”「“氣氣=a]"2尸0aai…am—2"(n+1)二依補碼的定義,當NV0,an=1,[N]a]"2尸0aai…am—2"(n+1)二依補碼的定義,111010100111010100解：符號位單獨考慮：X為正符號用二進制表示為0,Y為負值符號用1表示。【X】補=101110【Y】補=011010兩者做乘法10010x11010TOC\o"1-5"\h\z0000010010000001001010010111010100結(jié)果化為10進制就是468符號位進行異或操作0異或1得1所以二進制結(jié)果為1化為十進制就是-468十進制檢驗：-185圖1所示的系統(tǒng)中，A、B、C、D四個設(shè)備5圖1所示的系統(tǒng)中，A、B、C、D四個設(shè)備圖1T為查詢鏈中每個設(shè)備的延遲時間；DCT、T、T、T分別為設(shè)備A、B、C、D的服務(wù)程序所需ABCD的執(zhí)行時間；Ts、Tr分別為保存現(xiàn)場和恢復(fù)現(xiàn)場所需的時間；主存工作周期為tm；中斷批準機構(gòu)在確認一個新中斷之前，先要讓即將被中斷的程序的一條指令執(zhí)行完畢。試問：在確保請求服務(wù)的四個設(shè)備都不會丟失信息的條件下，中斷飽和的最小時間是多少？中斷極限頻率是多少？(=1設(shè)醬釀箸程序解：假設(shè)主存工作周期為T，執(zhí)M行一條指令的時間也設(shè)為T。則中M斷處理過程和各時間段如圖B17.3所示。當三個設(shè)備同時發(fā)出中斷請求時，依次處理設(shè)備A、B、C的時間如下：斷的程序的一條指令執(zhí)行完畢。試問：在確保請求服務(wù)的四個設(shè)備都不會丟失信息的條件下，中斷飽和的最小時間是多少？中斷極限頻率是多少？(=1設(shè)醬釀箸程序解：假設(shè)主存工作周期為T，執(zhí)M行一條指令的時間也設(shè)為T。則中M斷處理過程和各時間段如圖B17.3tA=2Tm+3Tdc+Ts+TA+Tr（下標分別為A,M,DC,S,A,R）tB=2Tm+2TDC+Ts+TB+Tr（下標分別為B,M,DC,S,B,R）tC=2Tm+TDC+Ts+TC+Tr（下標分別為C,M,DC,S,C,R）達到中斷飽和的時間為：T=tA+tB+tC中斷極限頻率為：f=1/T

liiJ6某計算機有圖2所示的功能部件，其中M為主存，指令和數(shù)據(jù)均存放在其中，MDR為主存數(shù)據(jù)寄存器，MAR為主存地址寄存器，R0?R3為通用寄存器，IR為指令寄存器，PC為程序計數(shù)器(具有自動加1功能)，C、D為暫存寄存器，ALU為算術(shù)邏輯單元，移位器可左移、右移、直通傳送。liiJ將所有功能部件連接起來，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。畫出“ADDR1，(R2)”指令周期流程圖。該指令的含義是將％中的數(shù)與(R2)指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至R1中。2若另外增加一個指令存貯器，修改數(shù)據(jù)通路，畫出⑵的指令周期流程圖。解:(1)各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路:liiJ解:(1)各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路:liiJ（2）此指令為RS型指令，一個操作數(shù)在虬中，另一個操作數(shù)在R2為地址的內(nèi)存單元中，相加結(jié)果放在R1中。(PC)I(PC)IM—MDR—＜譯＞I(II~(Mi1(C)+①取R1操R2中的內(nèi)從內(nèi)存取暫存器C和D7參見圖1，這是一個二維中斷系統(tǒng)，請問：①在中斷情況下，CPU和設(shè)備的優(yōu)先級如何考慮？請按降序排列各設(shè)備的中斷優(yōu)先級。②若CPU現(xiàn)執(zhí)行設(shè)備34:?.A-質(zhì)：日.造3C的中斷服務(wù)程序，IM2,IM1,IM0的狀態(tài)是什么?涇■￡■B玉各::y如果CPU執(zhí)行設(shè)備H的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)又是什么？每一級的IM能否對某個優(yōu)先級的個別設(shè)備單獨進行屏蔽？如果不能，采取什么方法可達到目的？若設(shè)備C一提出中斷請求，CPU立即進行響應(yīng)，如何調(diào)整才能滿足此要求？解：⑴在中斷情況下，CPU的優(yōu)先級最低。各設(shè)備優(yōu)先級次序是:A-B-C-D-E-F-G-H-I-CPU執(zhí)行設(shè)備B的中斷服務(wù)程序時IMIMIM=111；執(zhí)行設(shè)備012D的中斷服務(wù)程序時IMIMIM=011。012每一級的IM標志不能對某優(yōu)先級的個別設(shè)備進行單獨屏蔽?？蓪⒔涌谥械腂I(中斷允許)標志清“0”，它禁止設(shè)備發(fā)出中斷請求。要使C的中斷請求及時得到響應(yīng)，可將C從第二級取出，單獨放在第三級上，使第三級的優(yōu)先級最高，即令I(lǐng)M=0即可。38已知x=-001111，y=+011001,求:［x］補，［-x］補，［y］補，［-y］補；x+y,x-y,判斷加減運算是否溢出。解：［x］原=100111［x］補=1110001［-x］補=0001111[y]原=0011001[y]補=0011001[-y]補=1100111X+y=0001010x-y=101100013機器字長32X+y=0001010x-y=101100013機器字長32位，常規(guī)設(shè)計的物理存儲空間W32M，若將物理存儲空間擴展到256M,請?zhí)岢鲆环N設(shè)計方案。解：用多體交叉存取方案，即將主存分成8個相互獨立、容量相同的模塊M。，M1，M2…，M7,每個模塊32MX32位。它們各自具備一套地址寄存器、數(shù)據(jù)緩沖器，各自以等同的方式與CPU傳遞信息，其組成如圖12有兩個浮點數(shù)Ni=2jiXSi，N2=2j2XS2,其中階碼用4位移碼、尾數(shù)用8位原碼表示(含1位符號位)。設(shè)22ji=(11)2，Si=(+0.0110011)2，j2=(-10),S=(+0.1101101),求N+N,寫出運算步驟及結(jié)果。22解：(1)浮點乘法規(guī)則：22XS)X(2j2XS)=2(ji+j2)XS)X(2j2XS)=2(ji+j2)j1+尾數(shù)相乘：被乘數(shù)S]=0.1001，令乘數(shù)S2=0.1011，尾數(shù)絕對值相乘得積的絕對值，積的符號位=2NiXN2=NiXN2=20X0.01100011尾數(shù)規(guī)格化、舍入(尾數(shù)四位)(+0.1100)2%XN2=(+0.01100011)2=X2(-01)

9圖2所示為雙總線liiJ結(jié)構(gòu)機器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計數(shù)器（具有自增功能），=1M為主存（受R/W#信號控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號決定完成何種操作，控制信號G控制的是一個門電路。另外，線上標注有小圈表示有控制信號，例中七表示y寄存器的輸入控制信號，R1o為寄存器R1的輸出控制信號，未標字符的線為直通線，不受控制。1“ADDR2,R0”指令完成（R）+（R）fR的功能操作，020畫出其指令周期流程圖，假設(shè)該指令的地址已放入PC中。并在流程圖每一個CPU(+0.1100)29圖2所示為雙總線liiJ=1DR為數(shù)據(jù)緩沖寄存器，ALUliiJ若將（取指周期）縮短為一個CPU周期，請先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。

liiJ解：（1）“ADDR2,R0”指令是一條加法指令，參與運算的兩個數(shù)放在寄存器R2和R0中，指令周期流程圖包括取指令階簡單碼段和執(zhí)行指令階段兩部省去了aPCfRPC^ARM—DRRjW=RDR—[RDRO.GJRiDR—IRR20;G3簡單碼段和執(zhí)行指令階段兩部省去了aPCfRPC^ARM—DRRjW=RDR—[RDRO.GJRiDR—IRR20;G3YiR3—YR3O,GnYiRifRaO?G?Xi.Rl—YRIQGN十莊即1Y-X-^RO”號左邊各寄存器代碼上應(yīng)加的括號）。根據(jù)給定的數(shù)據(jù)通5ID9￡了口噪作碼OFX位稼星D14某機的指令格式如下所示X為尋址特征位：X=00:直接尋址；X=01:用變址寄存器RX1尋址；X=10：用變址寄存器R尋址；X=11：相對尋址X2設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H(H代表十六進制數(shù))，請確定下列指令中的有效地址：①4420H②2244H③1322H④3521H

2)解：1)X=00,D=20H,有效地址E=20HX=10,D=44H，有效地址E=1122H+44H=1166H3)X=11,D=22H,有效地址E=1234H+22H=1256H4)X=01,D=21H，有效地址E=0037H+21H=0058H5)X=11,D=23H,有效地址E=1234H+23H=1257H2)15圖1為某機運算器框圖，BUS?BUS為3條總線，13期于信號如a、h、LDR0?LDR3、S0?S3等均為電位或脈沖控制信號。°①分析圖中哪些是相容微操作信號？哪些是相斥微操作信號？②采用微程序控制方式，請設(shè)計微指令格式，并列出各控制字段的編碼表。解：1）相容微操作信號LRSN相斥微操作信號a,b,c,d2）當24個控制信號全部用微指令產(chǎn)生時，可采用字段譯碼法進行編碼控制，采用的微指令格式如下（其中目地操作數(shù)字段與打入信號段可結(jié)合并公用，后者加上節(jié)拍脈沖控制即可）。3位3位5位4位3位2位X：XXXXXX:X：XXX

目的操作數(shù)源操作數(shù)直接控制判別下址字段目的操作數(shù)源操作數(shù)直接控制判別下址字段運算操作移動操作目的操作數(shù)字段源操作數(shù)字段運算操作字段移位門字段直接控制字段001a,LDR0010b,LDR1011c,LDR2100d,LDR3001e010f011g100hMSSSS0123L,R,S,N?i,j,+1CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為2420次,主存完成的次數(shù)為80次，巳知cache存儲周期為40ns，主存存儲周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問時間。P94例6解：先求命中率hh=^t/(n盤=2420-F(2420+80)=Q.968則平均訪問時間為t.ta=0.963X40+(1-0.963)X240=46.4(ns)r=240-?40=ficache/主存系統(tǒng)的放率為ee=1/[工+(1—r)X0.968]=86.2%某機器單字長指令為32位，共有40條指令，通用寄存器有128個，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請設(shè)計指令格式，并做必要說明。一條機器指令的指令周期包括取指（IF）、譯碼（ID）、執(zhí)行（EX）、寫回（WB）四個過程段，每個過程段1個時鐘周期T完成。先段定機器指令采用以下三種方式執(zhí)行：①非流水線（順序）

方式，②標量流水線方式，③超標量流水線方式。請畫出三種方式的時空圖，證明流水計算機比非流水計算機具有更高的吞吐率。P163&非澈水線時空僵b.標星流水魏時空圖t.起標量流水線時罕'圖圖*31非流水戰(zhàn)有流水瓠肉比22CPU的數(shù)據(jù)通路如圖1所示。運算器中l(wèi)iiJDBUS]BU￡R。?R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，■1ALUJSVPs珞LRa&非澈水線時空僵b.標星流水魏時空圖t.起標量流水線時罕'圖圖*31非流水戰(zhàn)有流水瓠肉比22CPU的數(shù)據(jù)通路如圖1所示。運算器中l(wèi)iiJDBUS]BU￡R。?R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，■1ALUJSVPs珞LRaSRjLRjLR5DR7XSDRy.f.wt□R/W||SR.!IR/V7STRIUD-caclie數(shù)存I=c：±chj9擋存or操作TFARPC,A“AAASARSPCnnnPC為程序計數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖），如LR°表示讀出R°寄存器，SR。表示寫入R。寄存器?！恪銠C器指令“STOR1,（R2）”實現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存單元中。請畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號。（一個CPU周期含T?T四個時鐘信號，寄存14^1!器打入信號必須注明時鐘序號）LR3SP嘰T4)^1!LR3SP嘰T4)JR/U-1S!R[r3)pc+nni)PC->J-cache-?[B<J-￡>ER四、計算題CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為80次，已知cache存儒周期為4。燮，主存存儲周期為200ns.求cache/主存系統(tǒng)的效率和平均訪問時間。I.命中率H二N』(Nc+NPI1)-2400/12400+2(X>JQ.96S<0.98主存慢于cache的倍率:r=tJL1/tc=200ns/40ns=5訪問效率iI/[r+(l-t)H]=11A(1-5)X0968]=83.3%'『均訪問時間：.=t/e=40n&/e27某計算機的存儲系統(tǒng)由cache、主存和磁盤構(gòu)成ocache的訪問時間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時間將其裝入cache，然后再進行訪問；如果被訪問的單元不在主存中，則需要10ms的時間將其從磁盤中讀入主存，然后再裝入cache中并開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問一個字的平均時間。解：t=90%t+10%*60%(t+t)+10%*40%(t+t+t)(m表示未命acmckmc中時的主存訪問時間；c表示命中時的cache訪問時間；k表示訪問外存時間)28圖1所示為雙總線結(jié)構(gòu)機器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計數(shù)器(具有自增功能)，DM為數(shù)據(jù)存儲器(受RW信號控制)，AR為地址寄存器，DR為

數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號決定完成何種操作，控制信號G控制的是一個門電路。另外，線上標注有小圈表示有控制信號，例中y表示y號，例中y表示y寄存器的輸入控制信號，R為寄存器R的輸出控制信號，未標字符的線為直通線，不受控制?！闩月菲骺珊綖槿龖B(tài)PC,G°R/W=1PC,G°R/W=1DR,G°R,G2°R,G0°+，G“SUBR,R”指令完成(R)(R-R的功能操作，畫出其指令周期流程圖：罪列出相應(yīng)的微操作控制信號序列，假設(shè)該指令的地址已放入PC中。若將“取指周期”縮短為一個CPU周期，請在圖上先畫出改進的數(shù)據(jù)通路，然后在畫出指令周期流程圖。此時SUB指令的指令周期是幾個CPU周期?與第①種情況相比，減法指令速度提高幾倍？解：ADD指令是加法指令，參與運算的二數(shù)放在R0和R2中，相加結(jié)果放在R0中。指令周期流程圖圖A3.3包括取指令階段和執(zhí)行指令階段兩部分。每一方框表示一個CPU周期。其中框內(nèi)表示數(shù)據(jù)傳送路徑，框外列出微操作控制信號。，流程圖見左31某加法器進位鏈小組信號為C4C3C2C1,低位來的進位信號為C0，請分別按下述兩種方式寫出C4C3C2C1的邏輯表達式:①串行進位方式②并行進位方式

中:解：(1)串行進位方式:G=AB,P=A?B1=G21111PC2C=G+PC1=A2B,P=A?C3?B3中:解：(1)串行進位方式:G=AB,P=A?B1=G21111PC2C=G+PC1=A2B,P=A?C3?B3C43=A3B3，B4，?B4并行進位方式:C2C3C1==G2=G3G1++P2+P3P1G1G2C0+P2+P3P1P2C0G1+P3P2P1C0P2其中G—G,P—P表達式與串行進位方式相同。設(shè)兩個浮點數(shù)N=2設(shè)兩個浮點數(shù)N=2j1XS1，N2=2j2XS2,其中階碼3位(移碼),361尾數(shù)4位，數(shù)符1位。設(shè)：j=(-10),S=(+0.1001)212j=(+10),S=(+0.1011)222求:NXN,寫出運算步驟及結(jié)果，積的尾數(shù)占4位，按原碼12陣列乘法器計算步驟求尾數(shù)之積。解：因為X+Y=2ExX(Sx+Sy)(Ex=Ey),所以求X+Y要經(jīng)過對階、尾數(shù)求和及規(guī)格化等步驟。

(1)對階：△J二Ex—Ej(-10)2—(+10)2=(-100)