ADF4351及鎖相環(huán)原理

基于ADF4351和PLL的頻率合成器原理介紹頻率合成器：將一個高精確度和高穩(wěn)定度的標準參考頻率，經(jīng)過混頻、倍頻與分頻等對它進行加、減、乘、除的四則運算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率。PLL原理部分:鎖相環(huán)是一種閉環(huán)的動態(tài)控制控制系統(tǒng)，它使輸出信號（由振蕩器產(chǎn)生）能夠自動跟蹤輸入?yún)⒖夹盘?，使它們在頻率和相位上保持同步。當鎖相環(huán)未進入鎖定時，其輸出頻率和相位均與輸入?yún)⒖夹盘柌煌?，一旦進入鎖定狀態(tài)后，其輸出頻率與相位就會與輸入?yún)⒖夹盘栂嗤ɑ蛘哂幸粋€固定的相位差）。竺墅禁功能框圖SDVooAVmjDVmPHASECOMPARATORFASTLOCKSWITCH■VgiTEMPCtlARGEPUMPRFqutA-rfqujA-SDVooAVmjDVmPHASECOMPARATORFASTLOCKSWITCH■VgiTEMPCtlARGEPUMPRFqutA-rfqujA-PDBftfRFoLrfB+RFoutB-MULITPLEX5RADF4351OOQOO0CE壓頃心LlGMC腫明口1、REFin接晶體振蕩器作為輸入，使用晶體振蕩器可以較好的解決輸入噪聲問題。2、鑒相器的一端輸入為Fpfd，公式如下，其中D、R、T由單片機設(shè)置，如下所示：D是倍頻器，可以改善相位噪聲性能。（R、T？）PF口演率（上】公丈為*fg=REFK”+DN騏Kn+T））i⑵其中」REF出是參考輸入頻率。日是甌％倍頗薛位〔?；?LR是二避制1。位可湍程參考甘數(shù)器的預(yù)沒分頻比（1至N餛第。71是旺分贏憤8我1L3、ADF4351采用的是三態(tài)鑒頻鑒相器特點：鑒相線性范圍-2n-2n，捕獲范圍大，電路結(jié)構(gòu)簡單，鎖定時間短，但對噪聲敏感不適合用于從數(shù)據(jù)中恢復(fù)時鐘的高噪聲應(yīng)用場合。當輸入相差很小的兩信號時，鑒相器無法鑒別相位差，即死區(qū)°PFD后接電荷泵，使電荷泵無法充分對環(huán)路濾波器進行充放電，將導(dǎo)致環(huán)路輸出產(chǎn)生抖動和相噪。解決死區(qū)的方法，在電荷泵前設(shè)置延遲環(huán)節(jié)DELAY，如圖所示：鑒相器接受參考信號Fpfd與輸出信號經(jīng)過N分頻后的輸入，產(chǎn)生與二者的相位和頻率差成比例的輸出，再輸入到電荷泵（為LPF提供充放電電荷），然后電荷泵的輸出經(jīng)環(huán)路濾波器LPF（低通），濾除高頻成分和噪聲，再輸入到壓控振蕩器VCO,控制輸出所要求的頻率。4、對輸出頻率進行N分頻后，作為輸入到鑒相器的另一端，此為整數(shù)分頻，故頻率間隔為Fpfd;當要求輸出頻率進行小范圍變換時，要么減小Fpfd，或者將分頻比變?yōu)樾?shù)即可°ADF4351既有整數(shù)又有小數(shù)分頻，通過對單片機設(shè)置INT、FRAC、MOD的數(shù)值即可進行小數(shù)分頻。INT,FRACMOD與R分頻器的關(guān)系利用［NT、FRAC和MOD的值以及R分頻器,可以產(chǎn)生間陶為PF□顆率的寸數(shù)的拍出頻率-詳侑店*F麴率合成器：一個成功范例*部分.RFVCD頻率俱玲叮）公式為：RfOLT=f^x（INT+CfMOD））（I）其中：RFq電壓控制振踢器（VCO）的愉m頻率c曲丁是二進制M位計數(shù)器的預(yù)i殳分頻比（4/5預(yù)分領(lǐng)器為力至65535,卻9預(yù)分頻器為巧至倒境卜心是小數(shù)分頻的分子（.0學(xué)MOD—此MUD姓預(yù)設(shè)的小散模數(shù)@至4095%5、此時可以輸出的頻率范圍是2200M到4400M,可以通過對R分頻器的設(shè)置，使輸出低至35Mhz。6、環(huán)路濾波電路（LPF）：通常為低通電路，用以濾除高頻信號。對于PLL中的環(huán)路濾波器，根據(jù)工作電路特性的不同可分為有源和無源兩種。無源濾波器主要由無源元件R、L和C組成；有源濾波器由集成運放和R、C組成，但集成運放帶寬有限，所以有源濾波電路的工作頻率難以做得很高。相比于有源濾波器，無源濾波器價格低廉，結(jié)構(gòu)簡單，帶內(nèi)噪聲低，更適合應(yīng)用在鎖相環(huán)中。一般用二階無源濾波器即可，當參考雜散位于10倍（20倍）環(huán)路帶寬以外時，用三階（四階）效果更好。LPF的帶寬影響鎖定時間，其帶寬越大，鎖定時間越短。但是為了環(huán)路的穩(wěn)定性，其帶寬應(yīng)為鑒相器輸入?yún)⒖夹盘柕氖种换蚋　?、相位噪聲：在各種隨機噪聲作用下引起的輸出信號相位的隨機起伏或瞬時頻率起伏。主要來源輸入?yún)⒖夹盘柡蚔CO。環(huán)路帶寬越小，對輸入噪聲的抑制能力越強，也可以通過減小電荷泵電流ICP來達到減小輸入噪聲的目的。對于VCO噪聲，環(huán)路呈高通特性，環(huán)路帶寬越大，抑制能力越強，也可通過加大電荷泵電流ICP來達到減小VCO噪聲的目的。設(shè)計問題環(huán)路帝寬的選攔抑制輸入信號的噪聲減小抑制PFD和CP非線性引起的噪聲減小抑制控制電壓的噪聲減小抑制VCO的噪聲增大抑制分頻器的噪聲減小減小捕獲時間增大電源、接地部分8、電源：AVDD二DVDD二SDVDD二VP=3.3V±10%=VVCOVREF=？6|VP|電荷系電源=札的值必須與相同。將去耦電容放置到接屈號井-盡可能靠近此引腳。10AVdd模擬電源°范國為3.QV卞3.6匕將去耕電容成置剽篥擬接弛層并盡可能肆近此引腳。AVg的值感斌與。*如相同口1色17農(nóng)帖□電源.范昵為MV堇懿虬愣去羯電容故涇到模楓移地玷并盡珂能算近這些引虬、的值必漁與AM知相謎.24||基準電壓_將去割電客放置到撞地房井盡可能尊近此引腳匚28|%|數(shù)字電源.。葉皿的慎必須與A/皿相同，將去福電容地直到樓地房井盡可能靠近此引腐L技汩瞄：致*-峭制暑的電讖引鄲.勺叫皿的搐必漩與AU^相同.將去捌電客放置到櫻抱只井盡可雀靠近此引凱9、地：GND二AGND=DGND=0V=CPGND二SDGND二AGNDVCO8|CPcMD|電新象接地,此輸出是咨”的接地回路引腳B9|AGND|膜扒期吠A%。的接地凹路引腳-11r13r21上gVUS模抵如K。南食地回路引腳。27|DGND|數(shù)字地.DVg的接電回路引腳.31SDgnd數(shù)字「△調(diào)制器地=“△遍制器的盛地回路引翩L單片機部分10、單片機：與ADF4351是串行通信，ADF4351需要與單片機相連的接口如下（LE?CE？）26CLKDATA申行時鐘輸人。數(shù)據(jù)YlQA上升沿時逐個輸人矣位眸位寄存?器°此輸入為高阻抗匚MDS撤從申行牧據(jù)齋人=中行鼓據(jù)以方式加載，三個L5R出作校制隊此和人為高阻抗如載使能，當LE變?yōu)橹T電平時,有搪任31位.移位寄存器中的教據(jù)鴕L三個沖制伊所選R的寄序器-此輸入為鑫阻我CMOS輸入、芯片便能一.吐氏押的適料低電平捋美斷器件.拜使電荷泉避k二態(tài)模式。融振美斷位的狀志不同，此引腳的適輯高屯7PR使眷件上電。|PDBRFRF美斷=此引腳為邏輯他電平時，林輸出粉晉=此功能也是軟件可編程的。數(shù)據(jù)在CLK的每個上升沿時逐個輸入32位移位寄存器。數(shù)據(jù)輸入方式是MSB（MostSignificantBit，最高有效位）優(yōu)先。在LE上升沿時，數(shù)據(jù)從移位寄存器傳輸至六個鎖存器之一。目標鎖存器由移位寄存器中的三個控制位（C3、C2和C1）的狀態(tài)決定，這些控制位是三個LSB（LeastSignificantBit）：DB2、DB1和DB0。卷數(shù)限值單也擢迎tl20應(yīng)亶卷值）LE^WW與10□ATA到CLKitiRlHlq10DATA劃CLI（保排時問25rwiHd'lftJCLKS電平橋續(xù)時間k25FB｛母卦值｝OKfft電甲梓雄時向k10mH小帕理親任建跑聞有20匹用玲指〕程鼻沖盅度?2-時序圈曲.時序圖DATAEB31表6,<2,口和身控制位的真值表控制位寄存器C3C2<