基本邏輯運算

1、基本邏輯運算第1頁，共44頁，2022年，5月20日，12點37分，星期二一、基本邏輯運算設：開關(guān)閉合=“1” 開關(guān)不閉合=“0” 燈亮，L=1 燈不亮，L=0 2.1 基本邏輯運算 與邏輯只有當決定一件事情的條件全部具備之后，這件事情才會發(fā)生。1與運算與邏輯表達式：AB燈L不閉合不閉合閉合閉合不閉合閉合不閉合閉合不亮不亮不亮亮0101BLA0011輸 入0001輸出 與邏輯真值表第2頁，共44頁，2022年，5月20日，12點37分，星期二2或運算或邏輯表達式： LA+B 或邏輯當決定一件事情的幾個條件中，只要有一個或一個以上條件具備，這件事情就發(fā)生。AB燈L不閉合不閉合閉合閉合不閉合閉合不

2、閉合閉合不亮亮亮亮0101BLA0011輸 入0111輸出 或邏輯真值表第3頁，共44頁，2022年，5月20日，12點37分，星期二3非運算 非邏輯某事情發(fā)生與否，僅取決于一個條件，而且是對該條件的否定。即條件具備時事情不發(fā)生；條件不具備時事情才發(fā)生。A燈L閉合不閉合不亮亮LA0110非邏輯真值表非邏輯表達式： 第4頁，共44頁，2022年，5月20日，12點37分，星期二 2.2、常用復合邏輯 2或非 由或運算和非運算組合而成。 1與非 由與運算 和非運算組合而成。0101BLA0011輸 入1110輸出 “與非”真值表0101BLA0011輸 入1000輸出 “或非”真值表第5頁，共44

3、頁，2022年，5月20日，12點37分，星期二3“異或”和“同或” 異或是一種二變量邏輯運算，當兩個變量取值相同時，邏輯函數(shù)值為0；當兩個變量取值不同時，邏輯函數(shù)值為1。0101BLA0011輸 入0110輸出 “異或”真值表異或的邏輯表達式為：第6頁，共44頁，2022年，5月20日，12點37分，星期二(1)兩變量的“異或邏輯”和“同或邏輯”互為反函數(shù)。BAL=A=+B兩變量的“異或邏輯”和“同或邏輯”互為反函數(shù)。第7頁，共44頁，2022年，5月20日，12點37分，星期二圖 2 11 多變量的“異或”電路 (2) 多變量的“異或”及“同或”邏輯 多變量的“異或”或“同或”運算， 要利

4、用兩變量的“異或門”或“同或門”來實現(xiàn)。圖 2 12 多變量的“同或”電路第8頁，共44頁，2022年，5月20日，12點37分，星期二由圖2 - 11(a)得： 由圖2 - 11(b)得： 由圖2 - 12(a)得： 由圖2 - 12(b)得： 第9頁，共44頁，2022年，5月20日，12點37分，星期二 (2) 偶數(shù)個變量的“同或”，等于這偶數(shù)個變量的“異或”之非。如： AB= ABCD= 奇數(shù)個變量的“同或”， 等于這奇數(shù)個變量的“異或”。如： ABC= 將0, 1值代入多變量的異或式中可得出如下結(jié)論。 (1) 奇數(shù)個“1”相異或結(jié)果為1； 偶數(shù)個1相異或結(jié)果為0。第10頁，共44頁，

5、2022年，5月20日，12點37分，星期二2.2.5邏輯運算的優(yōu)先級別邏輯運算的優(yōu)先級別決定了邏輯運算的先后順序。 在求解邏輯函數(shù)時， 應首先進行級別高的邏輯運算。 各種邏輯運算的優(yōu)先級別， 由高到低的排序如下： 長非號是指非號下有多個變量的非號。 2.2.6邏輯運算的完備性（略）第11頁，共44頁，2022年，5月20日，12點37分，星期二2.2.7 正負邏輯在數(shù)字系統(tǒng)中， 邏輯值是用邏輯電平表示的。 若用邏輯高電平UH表示邏輯“真”， 用邏輯低電平UL表示邏輯“假”， 則稱為正邏輯； 反之， 則稱為負邏輯。表2 -5 電位關(guān)系與正、 負邏輯同樣的方法可得到正與等于負或， 正異或等于負同

6、或。第12頁，共44頁，2022年，5月20日，12點37分，星期二集成門電路的分類1.按內(nèi)部有源器件的不同分為：雙極型晶體管集成門電路：LSTTL、ECL、I2L單極型MOS集成門電路：CMOS、NMOS、PMOS、LDMOS、VDMOS晶體管和MOS管集成門電路：BiCMOS2.按集成度分為：SSI（小規(guī)模IC）、MSI（中規(guī)模IC）、LSI（大規(guī)模IC）、VLSI（超大規(guī)模IC）。2.3 集 成 邏 輯 門第13頁，共44頁，2022年，5月20日，12點37分，星期二2.3.1 TTL與非門的基本結(jié)構(gòu)及工作原理第14頁，共44頁，2022年，5月20日，12點37分，星期二1. 電路基

7、本結(jié)構(gòu)第15頁，共44頁，2022年，5月20日，12點37分，星期二2功能分析（1）輸入全為高電平3.6V時。 T2、T3飽和導通，實現(xiàn)了與非門的邏輯功能之一：輸入全為高電平時，輸出為低電平。由于T2飽和導通，VC2=1V。T4和二極管D都截止。由于T3飽和導通，輸出電壓為： VO=VCES30.3V第16頁，共44頁，2022年，5月20日，12點37分，星期二該發(fā)射結(jié)導通，VB1=1V。T2、T3都截止。（2）輸入有低電平0.3V 時。 實現(xiàn)了與非門的邏輯功能的另一方面： 輸入有低電平時， 輸出為高電平。忽略流過RC2的電流，VB4VCC=5V 。由于T4和D導通，所以： VOVCC-V

8、BE4-VD =5-0.7-0.7=3.6（V）綜合上述兩種情況，該電路滿足與非的邏輯功能，即：第17頁，共44頁，2022年，5月20日，12點37分，星期二3 主要參數(shù)（1)TTL與非門提高工作速度的原理a.采用多發(fā)射極三極管加快了存儲電荷的消散過程。第18頁，共44頁，2022年，5月20日，12點37分，星期二b.采用了推拉式輸出級，輸出阻抗比較小，可迅速給負載電容充放電。第19頁，共44頁，2022年，5月20日，12點37分，星期二（2)TTL與非門傳輸延遲時間tpd導通延遲時間tPHL從輸入波形上升沿的中點到輸出波形下降沿的 中點所經(jīng)歷的時間。一般TTL與非門傳輸延遲時間tpd的

9、值為幾納秒十幾個納秒。截止延遲時間tPLH從輸入波形下降沿的中點到輸出波形上升沿的 中點所經(jīng)歷的時間。與非門的傳輸延遲時間tpd： 第20頁，共44頁，2022年，5月20日，12點37分，星期二（3） 抗干擾能力1電壓傳輸特性曲線：Vo=f（Vi）ABCDE第21頁，共44頁，2022年，5月20日，12點37分，星期二（1）輸出高電平電壓VOH在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。 VOH 的標準值是3V。（2）輸出低電平電壓VOL在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出

10、低電壓的最大值VOL（max）=0.4V。 VOL 的標準值是0.3V。（3）關(guān)門電平電壓VOFF是指輸出電壓下降到VOH（min）時對應的輸入電壓。即輸入低電壓的最大值。在產(chǎn)品手冊中常稱為輸入低電平電壓，用VIL（max）表示。產(chǎn)品規(guī)定VIL（max）=0.8V。(0.8-1V)幾個重要參數(shù)第22頁，共44頁，2022年，5月20日，12點37分，星期二（4）開門電平電壓VON是指輸出電壓下降到VOL（max）時對應的輸入電壓。即輸入高電壓的最小值。在產(chǎn)品手冊中常稱為輸入高電平電壓，用VIH（min）表示。產(chǎn)品規(guī)定VIH（min）=2V。(1.4-1.8V)（5）閾值電壓Vth電壓傳輸特性的

11、過渡區(qū)所對應的輸入電壓，即決定電路截止和導通的分界線，也是決定輸出高、低電壓的分界線。 近似地：VthVOFFVON 即ViVth，與非門關(guān)門，輸出高電平； ViVth，與非門開門，輸出低電平。 Vth又常被形象化地稱為門檻電壓。Vth的值為1.3V1.V。第23頁，共44頁，2022年，5月20日，12點37分，星期二低電平噪聲容限 VNLVOFF-VOL（max）0.8V-0.4V0.4V高電平噪聲容限 VNHVOH（min）-VON2.4V-2.0V0.4V（6)噪聲容限TTL門電路的輸出高低電平是一個范圍， 即它的輸入信號允許一定的容差。第24頁，共44頁，2022年，5月20日，12

12、點37分，星期二（7）輸入低電平電流IIL與輸入高電平電流IIH 1.輸入低電平電流IIL是指當門電路的輸入端接低電平時，從 門電路輸入端流出的電流?？梢运愠觯寒a(chǎn)品規(guī)定IIL1.6mA。2.輸入高電平電流IIH 是指當門電路的輸入端接高電平時，流入 輸入端的電流。產(chǎn)品規(guī)定：IIH40uA。第25頁，共44頁，2022年，5月20日，12點37分，星期二 （8）灌電流負載當驅(qū)動門輸出低電平時，電流從負載門 灌入驅(qū)動門。 NOL稱為輸出低電平時的扇出系數(shù)。產(chǎn)品規(guī)定IOL=16mA。 （9）拉電流負載當驅(qū)動門輸出高電平時，電流從驅(qū)動門 拉出,流至負載門的輸入端。 NOH稱為輸出高電平時的扇出系數(shù)。產(chǎn)

13、品規(guī)定:IOH=0.4mA。由此可得出： 一般NOLNOH，常取兩者中的較小值作為門電路的扇出系數(shù)，用NO表示。第26頁，共44頁，2022年，5月20日，12點37分，星期二 在工程實踐中，有時需要將幾個門的輸出端并聯(lián)使用，以實現(xiàn)與邏輯，稱為線與。普通的TTL門電路不能進行線與。為此，專門生產(chǎn)了一種可以進行線與的門電路集電極開路門。2.3.2 集電極開路門（ OC門）和三態(tài)門1）OC門第27頁，共44頁，2022年，5月20日，12點37分，星期二（1）實現(xiàn)線與。 邏輯關(guān)系為:OC門主要有以下幾方面的應用：（2）實現(xiàn)電平轉(zhuǎn)換。如圖示，可使輸出高電平變?yōu)?0V。（3）用做驅(qū)動器。如圖是用來驅(qū)動

14、發(fā)光二極管的電路。第28頁，共44頁，2022年，5月20日，12點37分，星期二（1）當輸出高電平時 RP不能太大。RP為最大值時要保證輸出電壓為VOH（min）。OC門進行線與時，外接上拉電阻RP的選擇：得：VCC-VOH（min）= IIHRP（max） 由：第29頁，共44頁，2022年，5月20日，12點37分，星期二（2）當輸出低電平時 所以： RP（min）RPRP（max）由： RP不能太小。RP為最小值時要保證輸出電壓為VOL（max）。得：第30頁，共44頁，2022年，5月20日，12點37分，星期二（1）三態(tài)輸出門的結(jié)構(gòu)及工作原理。當EN=0時，G輸出為1，D1截止，相

15、當于一個正常的二輸入端與非門，稱為正常工作狀態(tài)。當EN=1時，G輸出為0，T4、T3都截止。這時從輸出端L看進去，呈現(xiàn)高阻，稱為高阻態(tài)，或禁止態(tài)。2）三態(tài)門去掉非門G，則EN=1時，為工作狀態(tài)， EN=0時，為高阻態(tài)。第31頁，共44頁，2022年，5月20日，12點37分，星期二三態(tài)門在計算機總線結(jié)構(gòu)中有著廣泛的應用。（a）組成單向總線實現(xiàn)信號的分時單向傳送。（b）組成雙向總線，實現(xiàn)信號的分時雙向傳送。（2）三態(tài)門的應用第32頁，共44頁，2022年，5月20日，12點37分，星期二MOS管的結(jié)構(gòu)S (Source)：源極G (Gate)：柵極D (Drain)：漏極B (Substrate

16、):襯底金屬層氧化物層半導體層PN結(jié)2.3.3 CMOS門電路的構(gòu)成第33頁，共44頁，2022年，5月20日，12點37分，星期二1. CMOS非門（反相器）分析CMOS門電路的方法：MOS管從柵極輸入，漏極輸出；對N溝道管，輸入邏輯1導通（相當于開關(guān)閉合），輸入邏輯0截止（相當于開關(guān)斷開）；對P溝道管則相反，即輸入邏輯0導通，輸入邏輯1截止。 CMOS邏輯門電路是由N溝道MOSFET和P溝道MOSFET互補而成。第34頁，共44頁，2022年，5月20日，12點37分，星期二2. CMOS與非門YVABDDTP1TN2TN1P2T第35頁，共44頁，2022年，5月20日，12點37分，星

17、期二3. CMOS或非門YVABP1TDDTN2P2TN1T第36頁，共44頁，2022年，5月20日，12點37分，星期二后級為與或非門，經(jīng)過邏輯變換，可得：4CMOS異或門電路由兩級組成，前級為或非門，輸出為第37頁，共44頁，2022年，5月20日，12點37分，星期二當EN=1時，TP2和TN2同時截止，輸出為高阻狀態(tài)。 所以，這是一個低電平有效的三態(tài)門。5 CMOS三態(tài)門當EN=0時，TP2和TN2同時導通，為正常的非門， 輸出1ALEN第38頁，共44頁，2022年，5月20日，12點37分，星期二一、TTL與CMOS器件之間的接口問題 兩種不同類型的集成電路相互連接，驅(qū)動門必須要

18、為負載門提供符合要求的高低電平和足夠的輸入電流，即要滿足下列條件： 驅(qū)動門的VOH（min）負載門的VIH（min）驅(qū)動門的VOL（max）負載門的VIL（max）驅(qū)動門的IOH（max）負載門的IIH（總） 驅(qū)動門的IOL（max）負載門的IIL（總）2.3.4 集成邏輯門電路的應用 第39頁，共44頁，2022年，5月20日，12點37分，星期二（b）用TTL門電路驅(qū)動5V低電流繼電器，其中二極管D作保護，用以防止過電壓。二、TTL和CMOS電路帶負載時的接口問題1對于電流較小、電平能夠匹配的負載可以直接驅(qū)動。（a）用TTL門電路驅(qū)動發(fā)光二極管LED，這時只要在電路中串接一個約幾百W的限流電阻即可。第40頁，共44頁，2022年，5月20日，12點37分，星期二2帶大電流負載（a）可將同一芯片上的多個門并聯(lián)作為驅(qū)動器。（b）也可在門電路輸出端接三極管，以提高負載能力。第41頁，共44頁，2022年，5月20日，12點37分，星期二 （2）對于或非門及或門