如何設(shè)計(jì)并調(diào)試鎖相環(huán)

1、-. z如何設(shè)計(jì)并調(diào)試鎖相環(huán)(PLL)電路 Ray Sun簡(jiǎn)介設(shè)計(jì)并調(diào)試鎖相環(huán)(PLL)電路可能會(huì)很復(fù)雜，除非工程師深入了解PLL 理論以及邏輯開發(fā)過(guò)程。本文介紹PLL設(shè)計(jì)的簡(jiǎn)易 方法，并提供有效、符合邏輯的方法調(diào)試PLL 問(wèn)題。仿真如果不在特定條件下進(jìn)展仿真，則估計(jì)一個(gè)PLL電路的規(guī)格將會(huì)是十分困難的。因此，進(jìn)展PLL 設(shè)計(jì)的第一步應(yīng)當(dāng)是仿真。我們建議工程師使用ADIsimPLL軟件運(yùn)行基于系統(tǒng)要求的仿真，包括參考頻率、步進(jìn)頻率、相位噪聲抖動(dòng)和頻率雜散限制。許多工程師面對(duì)如何選擇參考頻率會(huì)感到無(wú)所適從，但其實(shí)參考頻率和輸出頻率步進(jìn)之間的關(guān)系是很簡(jiǎn)單的。采用整數(shù)N 分頻PLL，則輸出頻率步進(jìn)等

2、于鑒頻鑒相器(PFD)輸入端的頻率，該頻率等于參考分頻器R 分頻后的參考頻率。采用小數(shù)N 分頻PLL，則輸出頻率步進(jìn)等于PFD 輸入頻率除以MOD 值，因此，您可以使用較高的參考頻率，獲得較小的頻率步進(jìn)。決定使用整數(shù)N 分頻或是小數(shù)N 分頻時(shí)，可犧牲相位噪聲性能換取頻率步進(jìn)，即：較低的PFD 頻率具有更好的輸出頻率分辨率，但相位噪聲性能下降。例如，表1 顯示假設(shè)要求具有固定頻率輸出以及極大的頻率步進(jìn)， 則應(yīng)首選整數(shù)N 分頻PLL如ADF4106，因?yàn)樗哂懈训目値辔辉肼?。相反，假設(shè)要求具有較小的頻率步進(jìn)，則應(yīng)首選小數(shù)N 分頻PLL如ADF4153,因?yàn)樗目傇肼曅阅軆?yōu)于整數(shù)N 分頻PLL。

3、相位噪聲是一個(gè)根本的PLL 規(guī)格，但數(shù)據(jù)手冊(cè)無(wú)法針對(duì)所有可能的應(yīng)用指定性能參數(shù)。因此，先仿真， 然后進(jìn)展實(shí)際硬件的測(cè)試就變得極為關(guān)鍵。表1. 相位噪聲確定PLL 的選擇固定頻率應(yīng)用RF = 1.8 GHz，fosc= 13 MHz,固定輸出頻率GSM1800 應(yīng)用RF = 1.8 GHz,fosc= 13 MHz,fres= 200 kHzADF4106整數(shù)N 分頻PLLFOM + 10logfpfd+ 20log N= 223 + 10log 13 MHz +20log 138 = 109 dBc/HzFOM + 10logfpfd+ 20log N= 223 + 10log 200 kHz

4、+ 20log 9000 = 91 dBc/HzADF4153 小數(shù)N 分頻PLLFOM + 10logfpfd+ 20log N= 220 + 10log 13 MHz+ 20log 138 = 106 dBc/HzFOM + 10logfpfd+ 20log N= 220 + 10log 13 MHz+ 20log 138 = 106 dBc/Hz結(jié)果使用整數(shù)N分頻更佳使用小數(shù)N分頻更佳甚至在真實(shí)條件下通過(guò)ADIsimPLL 仿真PLL 電路時(shí)，結(jié)果也可能是不夠的，除非真實(shí)參考以及壓控振蕩器(VCO)的模型文 件已包含在。如果未包含在，則仿真器將使用理想?yún)⒖己蚔CO 進(jìn)展仿真。假設(shè)要求高仿

5、真精度，則花在編輯VCO 和基準(zhǔn) 電壓源庫(kù)文件上的時(shí)間將會(huì)是值得的。PLL 使用與放大器類似的負(fù)反應(yīng)控制系統(tǒng)，因此環(huán)路帶寬和相位裕量的概念此處依然適用。通常，環(huán)路帶寬應(yīng)設(shè)為PFD 頻 率的十分之一以下，且相位裕量的平安圍為45至60。此外，應(yīng)當(dāng)進(jìn)展針對(duì)真實(shí)電路板的仿真和原型制作，以便確認(rèn)電 路符合PCB 布局對(duì)寄生電子元件、電阻容差和環(huán)路濾波器電容的規(guī)格要求。有些情況下，暫時(shí)沒(méi)有適宜的電阻和電容值，因此工程師必須確定是否能使用其他值。在ADIsimPLL 的工具菜單中隱藏了一項(xiàng)小功能，稱為BUILT。該功能可將電阻和電容值轉(zhuǎn)換為最接近的標(biāo)準(zhǔn)工程值，允許設(shè)計(jì)人員返回仿真界面，驗(yàn)證 相位裕量和環(huán)路

6、帶寬的新數(shù)值。存放器ADI PLL 提供很多用戶可配置選項(xiàng)，具有靈活的設(shè)計(jì)環(huán)境，但也會(huì)產(chǎn)生如何確定存儲(chǔ)在每個(gè)存放器中數(shù)值的難題。一種方便的解決方案是使用評(píng)估軟件設(shè)置存放器值，甚至PCB 未連接仿真器時(shí)也能這么做。然后，設(shè)置文件可保存為.stp 文件，或 下載至評(píng)估板中。圖1 顯示ADIsimPLL 仿真結(jié)果，提供諸如 VCO 核電流等參數(shù)的建議存放器值。圖1. ADIsimPLL 仿真軟件提供存放器設(shè)置的建議值原理圖和PCB 布局設(shè)計(jì)完整PLL 電路時(shí)，需牢記幾點(diǎn)。首先，重要的是匹配PLL 的參考輸入端口阻抗，將反射降至最低。另外，保持電容與輸入端口并聯(lián)組合值盡量小，因?yàn)樗鼤?huì)降低輸入信號(hào)的壓擺

7、率， 增加PLL 環(huán)路噪聲。更多詳細(xì)信息請(qǐng)參考PLL 數(shù)據(jù)手冊(cè)上的 輸入要求。其次，將模擬電源與數(shù)字電源相別離，最大程度減少它們之間 的干擾。VCO 電源特別敏感，因此此處的雜散和噪聲可輕易 耦合至PLL 輸出。更多考前須知以及詳細(xì)信息，請(qǐng)參考利用低噪聲LDO 調(diào)節(jié)器為小數(shù)N 分頻壓控振蕩器(VCO)供源，以 降低相位噪聲(-0147)。再則，用于組成環(huán)路濾波器的電阻和電容應(yīng)當(dāng)放置在盡可能離 PLL 芯片近的地方，并使用仿真文件中的建議值。假設(shè)您在改變環(huán)路濾波器元器件值之后發(fā)現(xiàn)難以鎖定信號(hào)，請(qǐng)嘗試使用最初 用于評(píng)估板的數(shù)值。對(duì)于PCB 布局而言，其主要原則是將輸入與輸出別離，確保數(shù)字電路不會(huì)干

8、擾模擬電路。例如，假設(shè)SPI 總線太過(guò)靠近參考 輸入或VCO 輸出，則PLL 存放器時(shí)，VCO 輸出會(huì)在PLL 輸出端產(chǎn)生雜散現(xiàn)象。從熱設(shè)計(jì)角度來(lái)看，可在PLL 芯片底下放置一個(gè)導(dǎo)熱接地焊盤，確保熱量流經(jīng)焊盤，到達(dá)PCB 和散熱片。在極端環(huán)境下使用時(shí)，設(shè)計(jì)人員應(yīng)計(jì)算PLL 芯片和PCB 的所有熱參數(shù)。有效利用MU*OUT在調(diào)試階段開場(chǎng)時(shí)，假設(shè)PLL 不鎖定，則很難確定應(yīng)當(dāng)從何處開場(chǎng)。第一步，可以使用MU*OUT 查看是否所有部功能單 元都正常工作，如圖2 所示。例如，MU*OUT 能顯示R 計(jì)數(shù)器輸出，指示參考輸入信號(hào)良好，且存放器容成功寫入。 MU*OUT 還能檢查檢測(cè)器的鎖定狀態(tài)，以及反應(yīng)

9、環(huán)路中的N 分頻輸出。通過(guò)這種方法，設(shè)計(jì)人員可確定每個(gè)分頻器、增益 或頻率值是否正確。這是調(diào)試PLL 的根本過(guò)程。圖2. MU*OUT 引腳輔助PLL 進(jìn)展調(diào)試時(shí)域分析調(diào)試PLL 時(shí)，使用時(shí)域分析，演示寫入串行外設(shè)接口(SPI)總線上的存放器數(shù)據(jù)是正確的。雖然讀寫操作需要的時(shí)間比擬長(zhǎng)，但請(qǐng)確保SPI 時(shí)序符合規(guī)格，且不同線路之間的串?dāng)_減小到最低程度。應(yīng)當(dāng)參考PLL 數(shù)據(jù)手冊(cè)中的時(shí)序圖，以便確定數(shù)據(jù)建立時(shí)間、 時(shí)鐘速度、脈沖寬度和其他規(guī)格。確保存有足夠的裕量，以便在所有條件下都滿足時(shí)序要求。使用示波器檢查時(shí)域的時(shí)鐘和數(shù)據(jù)邊沿位于正確位置。假設(shè)時(shí)鐘和數(shù)據(jù)線路太過(guò)接近，則串?dāng)_會(huì)使時(shí)鐘能量通過(guò)PCB

10、布線耦合至數(shù)據(jù)線路。這種耦合會(huì)導(dǎo)致數(shù)據(jù)線路在時(shí)鐘的上升沿產(chǎn)生毛刺。因此，讀寫存放器時(shí)需檢查這兩條線路，尤其當(dāng)存放器出現(xiàn)錯(cuò)誤時(shí)。確保線路電壓滿足表2 的規(guī)格。表2. 邏輯輸入最小值典型值最大值單位輸入高電壓, VINH1.5V輸入低電壓, VINL0.6V輸入電流, IINH/IINL1A輸入電容, CIN3.0pF頻譜分析頻域中的問(wèn)題更常見、更復(fù)雜。如果使用頻譜分析儀，則應(yīng)當(dāng)首先檢查PLL 輸出是否鎖定；如果波形具有穩(wěn)定的頻率峰值 則表示鎖定。如果未鎖定，則應(yīng)當(dāng)遵循前文所述的步驟。如果PLL 已鎖定，則收窄頻譜分析儀帶寬，以便確定相位噪聲是否位于可承受圍，并將測(cè)試結(jié)果與仿真結(jié)果對(duì)照確認(rèn)。測(cè)量*

11、些帶寬條件下的相位噪聲，如1 kHz、10 kHz和1 MHz。假設(shè)結(jié)果與預(yù)期不符，則應(yīng)首先回憶環(huán)路濾波器設(shè)計(jì)，檢查PCB 板上元器件的真實(shí)值。然后，檢查參考輸入的相位噪聲是否與仿真結(jié)果一致。PLL 仿真相位噪聲應(yīng)與真實(shí)值接近，除非外部條件有所不同，或向存放器寫入了錯(cuò)誤值。電源噪聲不可忽略，哪怕使用了低噪聲LDO；因?yàn)镈C-DC 轉(zhuǎn) 換器和LDO 都可能成為噪聲源。LDO 數(shù)據(jù)手冊(cè)顯示的噪聲頻 譜密度通常會(huì)影響噪聲敏感型器件，比方PLL見圖3。為 PLL選擇低噪聲電源，特別是需要為VCO的核電流提供電源。圖3. LDO 噪聲頻譜密度通常PLL 的輸出端會(huì)有四種類型的雜散：PFD 或參考雜散、

12、小數(shù)雜散、整數(shù)邊界雜散以及外部來(lái)源雜散，如電源。所有 PLL 都至少有一種類型的雜散，雖然永遠(yuǎn)無(wú)法消除這些雜散， 但*些情況下，在不同類型的雜散或頻率之間進(jìn)展取舍，可以改良整體性能。假設(shè)要防止參考雜散，請(qǐng)檢查參考信號(hào)的上升沿。邊沿過(guò)快或邊沿幅度過(guò)大都會(huì)對(duì)頻域造成嚴(yán)重的諧波現(xiàn)象。另外，仔細(xì)檢查 PCB 布局，防止輸入和輸出之間產(chǎn)生串?dāng)_。如需最大程度地減少小數(shù)雜散，可增加擾動(dòng)，迫使小數(shù)雜散進(jìn)入本底噪聲中，但這樣做會(huì)略為增加本底噪聲。整數(shù)邊界雜散不常見，且僅當(dāng)輸出頻率過(guò)于接近參考頻率的整 數(shù)倍時(shí)才會(huì)發(fā)生，此時(shí)環(huán)路濾波器無(wú)法將其濾除。解決該問(wèn)題的簡(jiǎn)便方法是重新調(diào)節(jié)參考頻率方案。例如，假設(shè)邊界雜散發(fā)生 在1100 M