數(shù)字集成電路英文課件：Chapter 6 High Speed CMOS Logic Design

1、Chapter 6: High Speed CMOS Logic DesignDigital Integrated CircuitsFaculty of Materials and Energy, GDUT2Outline緒論轉(zhuǎn)變時(shí)間分析負(fù)載電容的詳細(xì)計(jì)算斜波輸入情況下改善延遲計(jì)算針對(duì)最佳路徑延遲確定門的尺寸用邏輯強(qiáng)度優(yōu)化路徑6.1 緒論-1設(shè)計(jì)邏輯電路時(shí)，不單要實(shí)現(xiàn)其功能，還要考慮門的尺寸是否滿足時(shí)序的需求。= 設(shè)計(jì)一個(gè)盡可能快的電路以縮短時(shí)鐘周期。從輸入到輸出具有最長(zhǎng)延遲的邏輯路徑為關(guān)鍵路徑（Critical Path）。優(yōu)化這些關(guān)鍵路徑上的延遲，則最壞情況下的延時(shí)就會(huì)減小，電路速度就會(huì)增

2、加。每個(gè)門的延時(shí)由其驅(qū)動(dòng)電阻和負(fù)載電容控制。本章將首先介紹門延時(shí)的計(jì)算首先描述負(fù)載電容的詳細(xì)計(jì)算，用階躍函數(shù)對(duì)輸入波形進(jìn)行近似處理，討論其轉(zhuǎn)變延時(shí)；再計(jì)算輸入為斜波時(shí)的延時(shí)。本章隨后討論關(guān)鍵路徑上的優(yōu)化，使電路速度盡可能快而面積、功耗最小。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT36.1 緒論-2 傳播延時(shí)傳播延時(shí)（propagation delay）是輸入到輸出的轉(zhuǎn)變延時(shí)，包含多種定義方式。各種情況下，都必須在波形從高到低或者從低到高的傳輸過程中定義對(duì)延遲進(jìn)行測(cè)量的參考點(diǎn)采用Vs：Vs點(diǎn)輸入輸出相等，但每

3、種門的Vs不同，取決于哪個(gè)輸入先發(fā)生轉(zhuǎn)變，計(jì)算延時(shí)前必須先算出每個(gè)門的轉(zhuǎn)變閾值，手動(dòng)計(jì)算繁瑣，不使用。使用輸入和輸出的50%點(diǎn)：與門的類型無關(guān)，大部分信號(hào)的Vs都近似等于其50%點(diǎn)。由于上升、下降時(shí)間不同，輸出50%點(diǎn)可能在輸入50%點(diǎn)前發(fā)生，產(chǎn)生負(fù)傳播延時(shí)。若電路中出現(xiàn)負(fù)傳播延時(shí)，說明路徑中有一個(gè)較慢的門，需要修正設(shè)計(jì)。該種定義對(duì)傳播延時(shí)而言是最實(shí)際、最直觀的參考點(diǎn)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT46.1 緒論-3 上升、下降時(shí)間上升時(shí)間：信號(hào)從10%上升到90%間的延時(shí)下降時(shí)間：信號(hào)從90%下

4、降到10%間的延時(shí)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT56.2 轉(zhuǎn)變時(shí)間分析-1 簡(jiǎn)單反相器的延時(shí)-1本節(jié)討論輸入為階躍信號(hào)下的轉(zhuǎn)變時(shí)間；下一節(jié)則針對(duì)斜波輸入。輸入為VOH到VOL的階躍變化時(shí)，下拉器件關(guān)閉而上拉器件打開，集總負(fù)載電容CL由通過上拉器件的電流充電，可計(jì)算Vout從VOL充電到0.5VDD的時(shí)間：tPLH。輸入為VOL到VOH的階躍變化時(shí)，下拉器件開啟而上拉器件關(guān)閉，集總負(fù)載電容由通過下拉器件的電流放電,可計(jì)算Vout從VDD放電到0.5VDD的時(shí)間：tPHL 。延時(shí)計(jì)算為：CL為負(fù)載電容

5、，V為電壓變化量（VDD/2）IDS為充放電電流，均值為ILH或IHLDigital Integrated CircuitsFaculty of Materials and Energy, GDUT66.2 轉(zhuǎn)變時(shí)間分析-2 簡(jiǎn)單反相器的延時(shí)-20.13um工藝，VDD=1.2V，VT=0.4V，考慮速率飽和后，NMOS的飽和電壓為0.34V，PMOS的飽和電壓為0.6V。輸出從1.2V向0.6V變化時(shí)，電容通過NMOS對(duì)地放電，所有時(shí)間內(nèi)器件均工作在飽和區(qū)，延時(shí)及等效阻抗如左下所示。輸出從0V向0.6V變化時(shí)，電容從電源通過PMOS充電，所有時(shí)間內(nèi)器件均工作在飽和區(qū)，延時(shí)及等效阻抗如右上所示

6、。如書193頁所示，單位尺寸器件的等效阻抗為14.5K和33.5K，與SPICE仿真的12.5K和30K相近。此等效電阻只能用于時(shí)序計(jì)算，是一個(gè)近似值，不能用于其他計(jì)算。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT76.2 轉(zhuǎn)變時(shí)間分析-3 門尺寸的選擇(考慮速率飽和效應(yīng))下圖為不考慮速率飽和效應(yīng)時(shí)，門尺寸的選擇：反相器尺寸為2W/W，與非門均為2W，或非門為4W/W這些尺寸對(duì)于二次器件模型是正確的，但沒有考慮速率飽和效應(yīng)的影響Digital Integrated CircuitsFaculty of Mate

7、rials and Energy, GDUT86.2 轉(zhuǎn)變時(shí)間分析-4 門尺寸的選擇(考慮速率飽和效應(yīng))考慮速率飽和效應(yīng)和CL，忽略其他電容，將單個(gè)器件與一對(duì)堆疊器件對(duì)比。尺寸為W的單個(gè)器件比尺寸為2W的堆疊器件的電流小，因而其需要花費(fèi)更長(zhǎng)的時(shí)間為電容放電。單個(gè)器件在放電過程中均處于飽和區(qū)，并提供電流I0。兩個(gè)串聯(lián)器件在放電過程中，M1處于線性區(qū)，VDS1較?。籑2處于飽和區(qū)，VDS2較大；流過兩個(gè)器件的電流等于M2的飽和區(qū)電流。雖然M2中的VGS和VDS均比M0小，但由于M2寬度比M0大2倍，所以I12比I0大20-25%，導(dǎo)致堆疊的短溝器件放電時(shí)間較短，為使得延時(shí)相等，堆疊的短溝器件尺寸可

8、縮小20-25%。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT96.2 轉(zhuǎn)變時(shí)間分析-5 門尺寸的選擇(考慮速率飽和效應(yīng))對(duì)于速率飽和器件，串聯(lián)器件可提供一個(gè)較大的電流。為使得與非門、或非門與反相器延時(shí)相等，可調(diào)整與非門下拉器件為1.6W，而或非門上拉器件為3.2W，以獲得相同的上升、下降延時(shí)。此外，體效應(yīng)會(huì)減小串聯(lián)器件的電流；與非門、或非門本身電容也必須充放電，所以業(yè)界仍采用2W或者4W器件尺寸。Digital Integrated CircuitsFaculty of Materials and Energ

9、y, GDUT106.3 負(fù)載電容的詳細(xì)計(jì)算-1負(fù)載電容包括自身負(fù)載電容（Cself）、互聯(lián)電容（連線電容，Cwire）和扇出電容（Cfanout）。負(fù)載電容各組成部分計(jì)算均較復(fù)雜，本節(jié)目的是用簡(jiǎn)化公式快速計(jì)算負(fù)載電容。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT116.3 負(fù)載電容的詳細(xì)計(jì)算-2 門扇出電容第一種負(fù)載電容是由于后級(jí)門的輸入所引起的本級(jí)門的扇出電容CG。該電容取決于本級(jí)驅(qū)動(dòng)的扇出個(gè)數(shù)，總扇出電容是每個(gè)門電容的總和：假設(shè)扇出均為反相器，驅(qū)動(dòng)Vin這個(gè)輸入，因而必須考慮與Vin有關(guān)的電容以及交疊電容

10、：CGN、CGP和COL薄氧化層電容與電壓有關(guān)，由于是從柵節(jié)點(diǎn)驅(qū)動(dòng)晶體管，采用COXWL考慮最壞情況：一般Cg為2fF/um，且20年保持常數(shù)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT126.3 負(fù)載電容的詳細(xì)計(jì)算-3 自身電容計(jì)算-1自身電容是連接到輸出Vout的所有電容之和?？紤]每個(gè)晶體管包括四個(gè)電容：CGS、CGD、CDB、CSB，并快速排除CGSN、CGSP、CSBN、CSBP，因?yàn)樗麄儧]連接到輸出。而器件工作時(shí)處于飽和區(qū)或截止區(qū)，CGD亦可被忽略，只留下COL。Digital Integrated

11、 CircuitsFaculty of Materials and Energy, GDUT136.3 負(fù)載電容的詳細(xì)計(jì)算-4 自身電容計(jì)算-2交疊電容是從輸入連接到輸出；輸入從0變化為VDD，而輸出從VDD轉(zhuǎn)變?yōu)?，交疊電容的電壓擺幅為2VDD，可假設(shè)幅度為VDD，電容加倍來模擬，該效應(yīng)為米勒效應(yīng)，表示輸出必須給交疊電容提供兩倍的電荷以解決輸入和輸出在相反方向變化相同數(shù)量的現(xiàn)象。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT146.3 負(fù)載電容的詳細(xì)計(jì)算-5 自身電容計(jì)算-3為計(jì)算最壞情況下的自身電容，假設(shè)輸入

12、A從低電平轉(zhuǎn)為高電平，B保持在低電平，輸出節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)X的電容都必須被放電。輸出節(jié)點(diǎn)電容為：兩個(gè)N溝器件在節(jié)點(diǎn)X上共用源、漏區(qū)，為CDB12；兩個(gè)P溝器件在節(jié)點(diǎn)X上共用源、漏區(qū)，為CSDB34。若A為低電平，B從低電平轉(zhuǎn)為高電平，則輸出電容為CDB12+ CDB3。轉(zhuǎn)變時(shí)間較快，不是最壞情況。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT156.3 負(fù)載電容的詳細(xì)計(jì)算-6 自身電容計(jì)算-43輸入與非門的電容計(jì)算最壞情況下的輸入電容為：最壞情況下的輸出電容為：Digital Integrated Circuits

13、Faculty of Materials and Energy, GDUT166.3 負(fù)載電容的詳細(xì)計(jì)算-7 自身電容計(jì)算-5實(shí)際的延遲依賴于輸入轉(zhuǎn)變的順序，可通過調(diào)整信號(hào)順序，降低延時(shí)。假設(shè)所有輸入為低電平而輸出節(jié)點(diǎn)為高電平，若輸入A先到達(dá)，MA開啟，節(jié)點(diǎn)X充電為高電平；此后輸入B到達(dá)，MB開啟，節(jié)點(diǎn)Y充電為高電平；此后輸入C到達(dá)，MC開啟，必須給所有節(jié)點(diǎn)的電容放電。若顛倒順序，則C先到達(dá)給節(jié)點(diǎn)Y放電，隨后B到達(dá)給節(jié)點(diǎn)X放電，A到達(dá)后只有輸出節(jié)點(diǎn)需要放電。在串聯(lián)晶體管中，后到達(dá)的輸入信號(hào)離輸出信號(hào)遠(yuǎn)，將使得延遲增加。若C最后到達(dá)，延遲最長(zhǎng)，必須給CL+CX+CY放電；若A最遲到達(dá)，延遲最小，

14、只需要給CL放電。若確定哪個(gè)輸入會(huì)被延遲，確保其離輸出最近。給輸入信號(hào)重新排序，最快的信號(hào)最靠近電源線或地。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT176.3 負(fù)載電容的詳細(xì)計(jì)算-8 自身電容計(jì)算-6除調(diào)整信號(hào)順序外，還可調(diào)整器件尺寸以適應(yīng)最壞情況。為減小延時(shí)，確保尺寸MC MB MA。從輸出到地方向，每一個(gè)器件的尺寸都應(yīng)該逐漸增大，因?yàn)槊總€(gè)器件都必須給一個(gè)逐漸增大的電容放電。代價(jià)是器件電容會(huì)隨著器件尺寸增加而增加。= 逐漸增大尺寸的優(yōu)勢(shì)被與之相應(yīng)的電容增大所抵消。Digital Integrated Ci

15、rcuitsFaculty of Materials and Energy, GDUT186.3 負(fù)載電容的詳細(xì)計(jì)算-9 連線電容負(fù)載電容的第三部分是連線電容，或者成為互聯(lián)電容。以前，器件相對(duì)較大而連線相對(duì)較短，互聯(lián)電容可被忽略目前，連線長(zhǎng)，而器件變小，必須在負(fù)載電容時(shí)考慮互聯(lián)電容。對(duì)于非常長(zhǎng)的電容，將處理其RC效應(yīng)和電容耦合效應(yīng)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT196.3 負(fù)載電容的詳細(xì)計(jì)算-10 例6.4反相器的電容計(jì)算若CMOS反相器上拉器件尺寸為8:2；下拉器件尺寸為4:2；同時(shí)驅(qū)動(dòng)4個(gè)相同

16、的反相器，互聯(lián)線長(zhǎng)度為6um，計(jì)算其負(fù)載電容扇出電容為：自身電容為：互聯(lián)電容為：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT206.4 斜波輸入情況下改善延遲計(jì)算-1前面章節(jié)中，計(jì)算延遲時(shí)均假設(shè)門輸入為階躍輸入，實(shí)際上輸入為一個(gè)有指數(shù)末尾的斜波，相比于階躍輸入延遲增加。若輸入波形按照一個(gè)給定斜率的斜波函數(shù)變化，基于KCL定律，輸出節(jié)點(diǎn)的三個(gè)電流之間關(guān)系為：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT216.4 斜波輸入情況下改善

17、延遲計(jì)算-2輸出節(jié)點(diǎn)的這些電流均為輸入、輸出電壓的函數(shù)；其中最重要的、與延時(shí)最相關(guān)的是充、放電電流iout?？蛇x擇不同輸入、輸出電壓值，計(jì)算iNMOS和iPMOS，求其差值來計(jì)算充、放電電流，等高線如右下圖所示。圖中心iout=0的曲線為VTC曲線，表示輸入非常緩慢變化時(shí)反相器的直流工作點(diǎn)。輸入迅速增大時(shí)，工作點(diǎn)將移向VTC曲線的右邊，輸出電容放電。輸入迅速減小時(shí)，工作點(diǎn)將移向VTC曲線的左邊，輸出電容充電。無論如何遠(yuǎn)離VTC曲線，電流都將增大。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT226.4 斜波輸入情

18、況下改善延遲計(jì)算-3輸入從0階躍變?yōu)閂DD時(shí)，曲線瞬間從A點(diǎn)變化為B點(diǎn)，iout=imax，完全由NMOS引起的放電電流使曲線由B點(diǎn)轉(zhuǎn)為C點(diǎn)。輸入從VDD階躍變?yōu)?時(shí)，曲線瞬間從C點(diǎn)變化為D點(diǎn)，iout=imax，完全由PMOS引起的充電電流使曲線由D點(diǎn)轉(zhuǎn)為A點(diǎn)?？紤]正向斜坡輸入情況，電流軌跡依賴于輸入斜坡的斜率。斜率高的情況類似于階躍輸入，斜坡減小時(shí)，曲線軌跡轉(zhuǎn)角變得平緩，表明電流是逐漸上升到imax，這使得放電時(shí)間更長(zhǎng)，因?yàn)槌跗诜烹婋娏鬏^小。斜坡輸入時(shí)延時(shí)相對(duì)階躍輸入時(shí)增加。Digital Integrated CircuitsFaculty of Materials and Energy

19、, GDUT236.4 斜波輸入情況下改善延遲計(jì)算-4 例6.5-1階躍輸入時(shí)引起的延遲tPHL,stepDigital Integrated CircuitsFaculty of Materials and Energy, GDUT246.4 斜波輸入情況下改善延遲計(jì)算-5 例6.5-2Digital Integrated CircuitsFaculty of Materials and Energy, GDUT25假設(shè)輸入電壓上升時(shí)間為tr（從- tr /2到tr /2）。在-tr /2到0期間，Vout變化很小，ipmos約等于inmos，iout=0；在0到tr/2期間, Vout下降

20、， ipmos小于inmos，iout近似為隨時(shí)間線性上升；當(dāng)t=tr/2 ， iout=imax。6.4 斜波輸入情況下改善延遲計(jì)算-6 例6.5-3斜坡輸入的延時(shí)是在階躍輸入的延時(shí)上增加了一個(gè)延遲項(xiàng)tramp。該延時(shí)取決于本級(jí)的輸入波形或上一級(jí)的輸出波形。若把上升/下降傳播延時(shí)定位tin，則對(duì)于給定的輸出波形tramp=tin/2Digital Integrated CircuitsFaculty of Materials and Energy, GDUT266.4 斜波輸入情況下改善延遲計(jì)算-7對(duì)于反相器而言，tstep為0.7RC，下一級(jí)可以tramp近似為0.7RC/2，為方便計(jì)算舍

21、入為0.3RC，假設(shè)輸入傳播延遲約等于最后一級(jí)的傳播延遲，則總延遲為：也就是說，斜波輸入的延遲計(jì)算就不必加0.7這個(gè)因子了。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT276.4 斜波輸入情況下改善延遲計(jì)算-8 例6.6-1反相器的延時(shí)計(jì)算若CMOS反相器上拉器件尺寸為8:2；下拉器件尺寸為4:2；同時(shí)驅(qū)動(dòng)4個(gè)相同的反相器，互聯(lián)線長(zhǎng)度為0，計(jì)算其延時(shí)。負(fù)載電容為：驅(qū)動(dòng)4個(gè)同樣反相器延時(shí)tPHL為：驅(qū)動(dòng)4個(gè)同樣反相器延時(shí)tPLH為：四扇出反相器的平均延時(shí)為：Digital Integrated CircuitsF

22、aculty of Materials and Energy, GDUT286.4 斜波輸入情況下改善延遲計(jì)算-9 例6.6-2假設(shè)為斜坡輸入，計(jì)算4個(gè)反相器構(gòu)成的反相器鏈的延時(shí)?？紤]不同的上升和下降延時(shí)的影響。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT296.4 斜波輸入情況下改善延遲計(jì)算-10 例6.7-1 若4個(gè)反相器鏈中，NMOS尺寸為4，使上升、下降延時(shí)相等，確定PMOS尺寸，并計(jì)算其延時(shí)：為使得延時(shí)相等，PMOS器件尺寸為NMOS器件尺寸的2.4倍，即為10 ，每一個(gè)輸出總電容為4.2fF。整個(gè)反

23、相器鏈的延時(shí)是每一級(jí)延時(shí)的4倍：比例子6.6中，8 PMOS器件上獲得的延時(shí)大。 該方法實(shí)際上是計(jì)算相同輸入電容的門的驅(qū)動(dòng)電阻之比，比第一種方法復(fù)雜為與反相器具有輸入電容，與非門的尺寸為1.5：1.5，或非門尺寸為12/5 : 3/5，故邏輯強(qiáng)度分別為：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT486.6 用邏輯強(qiáng)度優(yōu)化路徑-5或非門的邏輯強(qiáng)度比與非門高，因而按照邏輯強(qiáng)度而言，與非門比或非門好，或者說：較低的LE比較高LE的門好與或非門相比，與非門可獲得較低的延時(shí)，應(yīng)多選用與非門。反相器延時(shí)最小，但只能提供反

24、向功能。邏輯強(qiáng)度對(duì)比：INV=1NAND2 NAND3 NAND4 4/3 5/3 6/3NOR2 NOR3 NOR4 5/3 7/3 9/3Digital Integrated CircuitsFaculty of Materials and Energy, GDUT496.6 用邏輯強(qiáng)度優(yōu)化路徑-6門的寄生參數(shù)項(xiàng)與工藝及門、版圖有關(guān)反相器的寄生參數(shù)項(xiàng)P為：P與結(jié)電容、門電容的系數(shù)有關(guān)二輸入與非門為：二輸入或非門為：多輸入門的P可近似為表6.2Digital Integrated CircuitsFaculty of Materials and Energy, GDUT506.6 用邏輯強(qiáng)度

25、優(yōu)化路徑-7用邏輯強(qiáng)度進(jìn)行路徑優(yōu)化需要使所有門延時(shí)中的LE*FO相等，所有門的LE*FO為：器件尺寸為：總延時(shí)為：可以不給出門尺寸確定最小延時(shí)，是LE方法的關(guān)鍵優(yōu)勢(shì)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT516.6 用邏輯強(qiáng)度優(yōu)化路徑-8右下圖為歸一化延時(shí)D與電學(xué)強(qiáng)度（FO）的變化延時(shí)歸一化是相對(duì)于inv而言，電學(xué)強(qiáng)度是扇出電容和輸入電容的比值Y軸截距為寄生參數(shù)項(xiàng)反相器斜率為1，y軸截距為0.5與非門斜率為4/3， y軸截距為1或非門斜率為5/3， y軸截距為1.5比較FO為1的延時(shí)，反相器最快，與非門其次

26、，或非門最慢Digital Integrated CircuitsFaculty of Materials and Energy, GDUT526.6 用邏輯強(qiáng)度優(yōu)化路徑-9 例6.12-1求偏斜反相器的LE注意此處的上升和下降時(shí)間不同，因而LE必須單獨(dú)處理方法一：設(shè)置延時(shí)與常規(guī)反相器延時(shí)相同，求輸入電容比1. 下降情況2. 上升情況3. 平均邏輯強(qiáng)度：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT536.6 用邏輯強(qiáng)度優(yōu)化路徑-10 例6.12-2求偏斜反相器的LE注意此處的上升和下降時(shí)間不同，因而LE必須單獨(dú)處理方法二：用邏輯強(qiáng)度定義：1. 下降情況2. 上升情況3. 平均邏輯強(qiáng)度：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT546.6 用邏輯強(qiáng)度優(yōu)化路徑-11 例6.13用邏輯強(qiáng)度優(yōu)化路徑：總的路徑強(qiáng)度為：最優(yōu)的級(jí)強(qiáng)度為：總的路徑延時(shí)為：最佳級(jí)強(qiáng)度完全由輸入和輸出電容、邏輯門數(shù)量與類型決定，在確定門尺寸之前就可以確定級(jí)強(qiáng)度門尺寸可通過輸出到輸入的反向計(jì)算得到：Digital Integrated CircuitsFaculty of