(完整版)EDA技術試題庫

1、EDA式題庫建設70% 基礎題， 20% 中檔題， 10% 提高題（試題容量： 20 套試卷，其中每套試題填空題 10 空（每空 2 分） ，選擇題 10 題（每題 2 分） ） ，簡答題4 題（每題 5分） ，分析題 2 題（每題 10 分） ，設計題 2 題（每題 10 分） 。 基礎題部分填空題（ 140 空）1 一般把 EDA 技術的發(fā)展分為（ CAD ） 、 （CAE ）和（ EDA ）三個階段。2 EDA 設計流程包括 （設計準備） 、 （設計輸入） 、 （設計處理） 和（器件編程） 四個步驟。3時序仿真是在設計輸入完成之后，選擇具體器件并完成布局、布線之后進行的時序關系仿真 ,因

2、此又稱為 （功能仿真） 。4 VHDL 的數(shù)據(jù)對象包括 （變量） 、 （常量） 和 （信號） ，它們是用來存放各種類型數(shù) 據(jù)的容器。5 圖形文件設計結束后一定要通過（仿真），檢查設計文件是否正確。6 以EDA 方式設計實現(xiàn)的電路設計文件，最終可以編程下載到（ FPGA ）或者（ CPLD ）芯片中，完成硬件設計和驗證。7 MAX+PLUS 的文本文件類型是（ .VHD ）。8 在PC 上利用 VHDL 進行項目設計，不允許在（根目錄）下進行，必須在根目錄為設計建立一個工程目錄。9 VHDL 源程序的文件名應與（實體名）相同，否則無法通過編譯。10 .常用 EDA 的設計輸入方式包括 （文本輸入

3、方式）、 （圖形輸入方式）、 （波形輸入方式）。11 .在 VHDL 程序中， （實體）和（結構體）是兩個必須的基本部分。12 .將硬件描述語言轉化為硬件電路的重要工具軟件稱為 （ HDL 綜合器） 。13 、 VHDL 的數(shù)據(jù)對象分為（常量） 、 （變量）和（信號） 3 類。14 、 VHDL 的 操作 符 包括 （算術 運算 符 ）和 （符號運算符） 。15、常用硬件描述語言有（Verilog HDL ） 、 （ AHDL ）以及（ VHDL ） 。16、 VHDL 基本語句有（順序語句） 、 （并行語句）和屬性自定義語句。17、 VHDL 同或邏輯操作符是（ XNOR ） 。18、原理圖

4、文件類型后綴名是（.GDF） ， Verilog HDL 語言文本文件類型的后綴名是（ .V ）。19、十六進制數(shù)16#E#E1 對應的十進制數(shù)值是（ 224） 。20、 一個完整的VHDL 程序應包含三個基本部分， 即庫文件說明、 （程序包應用說明） 和（實體和結構體說明）。21、 VHDL 不等于關系運算符是（ /= ） 。22、 STD_LOGIC_1164 程序包是（IEEE ） 庫中最常用的程序包。23文本輸入是指采用（硬件描述語言）進行電路設計的方式。24當前最流行的并成為IEEE 標準的硬件描述語言包括（ vhdl） 和 （verilog ） 。25 采用PLD 進行的數(shù)字系統(tǒng)設

5、計， 是基于 （芯片） 的設計或稱之為 （自底向上） 的設計。26 硬件描述語言HDL 給 PLD 和數(shù)字系統(tǒng)的設計帶來了更新的設計方法和理念， 產(chǎn)生了目 前最常用的并稱之為（自頂向下）的設計法。27 .EDA 工具大致可以分為（設計輸入編輯器） 、 （仿真器） 、（ hdl 綜合器） 、 （適配器） 以及 （下載器） 等 5 個模塊。28將硬件描述語言轉化為硬件電路的重要工具軟件稱為（綜合器）。29 用MAX+plusII 輸入法設計的文件不能直接保存在（根目錄）上，因此設計者在進入設計之前，應當在計算機中建立保存設計文件的（工程） 。30 . 若 在 MAX+plusII 集 成 環(huán) 境

6、下 ， 執(zhí) 行 原 理 圖 輸 入 設 計 方 法 ， 應 選 擇 （ block diagram/Schematic ）命令方式。31 若在 MAX+plusII 集成環(huán)境下，執(zhí)行文本輸入設計方法，應選擇（ .vhd ） 方式。32 maxplus2max2libprim 是 MAX+plusII （基本） 元件庫，其中包括（門電路）、（觸發(fā)器）、（電源）、（輸入）、（輸出）等元件。33 maxplus2max2libmf 是 函數(shù) 元件庫，包括（加法器）、（編碼器）、（譯碼器）、（數(shù)據(jù)選擇器數(shù)據(jù)）、（移位寄存器）等74 系列器件。34圖形文件設計結束后一定要通過（編譯），檢查設計文件是否正

7、確。35在MAX+plusII 集成環(huán)境下可以執(zhí)行（生成元件） 命令，為通過編譯的圖形文件產(chǎn)生一個元件符號。這個元件符號可以被用于其他的圖形文件設計 ，以實現(xiàn)（多層次）的系統(tǒng)電路設計。36 .執(zhí)行 MAX+p1us Il 的 “Timlng Analyzer 命令，可以 ” 設計電路輸入與輸出波形間的（延時量）。37 .指定設計電路的輸入輸出端口與目標芯片引腳的連接關系的過程稱為（端口映射） 。38 MAX+plusII 的波形文件類型是（ .swf ）。39層次化設計是將一個大的設計項目分解為若干個（子項目）或者若干個（層次 ）來完成的。先從 （頂層） 的電路設計開始，然后在（頂層 ） 的設

8、計中逐級調(diào)用（底層） 的設計結果，直至實現(xiàn)系統(tǒng)電路的設計。40. 一個項目的輸入輸出端口是定義在（實體中）中。41. 描述項目具有邏輯功能的是（結構體） 。42. 關鍵字 ARCHITECTURE 定義的是 （結構體） 。43. 1987 標準的 VHDL 語言對大小寫（不敏感） 。44. 關于 1987 標準的 VHDL 語言中，標識符必須以（英文字母）開頭。45. VHDL 語言中變量定義的位置是（結構體中特定位置） 。46. VHDL 語言中信號定義的位置是（結構體中特定位置） 。47. 變量賦值號是（ := ）,信號賦值號是（ <= ）。48. IF 語句屬于（順序）語句。49.

9、 LOOP 語句屬于（順序）語句。50. PROCESS 語句屬于（并行）語句。51. CASE 語句屬于（順序）語句。52. EDA 的中文含義是（電子設計自動化） 。53可編程邏輯器件的英文簡稱是（PLD ） 。54. 現(xiàn)場可編程門陣列的英文簡稱是（ FPGA ） 。55. 在 EDA 中， ISP 的中文含義是（在系統(tǒng)編程） 。56. EPF10K20TC144-4 具有（144）個管腳。57. MAXPLUSII 中原理圖的后綴是（ .GDF ） 。58. VHDL 語言共支持四種常用庫，其中（ WORK ）庫是用戶的 VHDL 設計現(xiàn)行工作庫。59. 在 EDA 工具中，能將硬件描述

10、語言轉換為硬件電路的重要工具軟件稱為（綜合器） 。60. 在 VHDL 的 CASE 語句中， 條件句中的 “ =>不是操作符號，”它只相當與（ THEN ） 作用。61. assign >pin/location chip 命令是 MAXPLUSII 軟件中（引腳鎖定）的命令。62. 在 VHDL 中 ,可以用語句（ clock event and clock=）表示檢測 0 clock 下降沿。63. 在 VHDL 中，語句 ” FOR I IN 0 TO 7 LOOP 定義循環(huán)次數(shù)為（ ”8）次。64. 在 VHDL 中， PROCESS 結構內(nèi)部是由（順序）語句組成的。65

11、. 執(zhí)行 MAX+PLUSII 的（ Simulator ）命令，可以對設計的電路進行仿真。66. 執(zhí)行 MAX+PLUSII 的（ Compiler ）命令，可以對設計的電路進行編譯。67. 執(zhí)行MAX+PLUSII的（Programmer）命令，可以對設計的電路進行下載。68. 在 VHDL 中， PROCESS 本身是（并行）語句。69. 在元件例化語句中，用（ => ）符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與 PORT MAP 中的信號名關聯(lián)起來。70. 在 MAX+PLUSII 集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是 （被高層次電路 設計調(diào)用） 。71. 在

12、 MAX+PLUSII 工具軟件中， 完成網(wǎng)表提取、 數(shù)據(jù)庫建立、 邏輯綜合、 邏輯分割、 適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設計文件是否正確的過程稱為（綜合） 。72在VHDL 中， IF 語句中至少應有1 個條件句，條件句必須由 （ BOOLEAN ） 表達式構成。73. 在 VHDL 中（變量）不能將信息帶出對它定義的當前設計單元。74. 在 VHDL 中，一個設計實體可以擁有一個或多個（結構體） 。75. 在 VHDL 的 IEEE 標準庫中，預定義的標準邏輯數(shù)據(jù)STD_LOGIC 有（9）種邏輯值。76在VHDL 中，用語句（ clock EVENTAND clock=

13、1 ）表示 clock 的上升沿。77、仿真是對電路設計的一種（間接的）檢測方法。78. Quartus II 中建立設計項目的菜單是（"File " - " New Project Wizard ”79. 執(zhí)彳Q Quartus II 的（Create / Update / Create Symbol Files for Current File ）命令，可以 為設計電路建立一個元件符號。80. 使用Quartus II 的圖形編輯方式輸入的電路原理圖文件必須通過 （編譯） 才能進行仿真驗證81. Quartus II 的波形文件當中設置仿真時間的命令是（ Ed

14、it/ Time Bar ） 。82. 完整的 IF 語句，其綜合結果可實現(xiàn)（組合邏輯電路） 。83. 描述項目具有邏輯功能的是（結構體） 。84. protel原理圖設計時，按下（Q）鍵可實現(xiàn)英制和公制的轉換。85在VHDL 語言的程序中，注釋使用（-）符號。86 protel 原理圖設計時,按下 （E+M+M 鍵 ）快捷鍵可實現(xiàn)“移動功能 ” 。87 .在放置元器件的過程按下（TAB ）鍵可以調(diào)出元件屬性對話框。88 . 40mil 大約等于（ 0.001） m。 A、 B、 0.001cm C、 0.001inch D、 0.001mm89 .通常所說的幾層板指的是（鉆孔圖層）的層數(shù)。9

15、0 .執(zhí)行（Align Top ）命令操作，元器件按頂端對齊。91 .執(zhí)行（Align Bottom ） 命令操作,元器件按底端對齊.92 .執(zhí)行（Align Left）命令操作,元器件按左端對齊.93 .執(zhí)行（Align Right ） 命令操作,元氣件按右端對齊.94 .原理圖設計時,實現(xiàn)連接導線應選擇（Place/Wire）命令.95 .要打開原理圖編輯器，應執(zhí)行（Schematic）菜單命令.96 .進行原理圖設計，必須啟動（Schematic ）編輯器。97 .使用計算機鍵盤上的（Page Down ）鍵可實現(xiàn)原理圖圖樣的縮小。98 .往原理圖圖樣上放置元器件前必須先（裝載元器件庫）

16、 。99 .執(zhí)行（ Tools/Preferences ）命令，即可彈出 PCB 系統(tǒng)參數(shù)設置對話框。100 .在印制電路板的（Keep Out Layer ）層畫出的封閉多邊形，用于定義印制電路板形狀及尺寸。101 .印制電路板的（ Silkscreen Layers ） 層主要用于繪制元器件外形輪廓以及標識元器件標號等。該類層共有兩層。102 .在放置元器件封裝過程中，按（Y ）鍵使元器件封裝旋轉。103 .在放置元器件封裝過程中，按（X）鍵使元器件在水平方向左右翻轉。104 .在放置元器件封裝過程中，按（Y）鍵使元器件在豎直方向上下翻轉。105 .在放置元器件封裝過程中，按（L）鍵使元器

17、件封裝從頂層移到底層。106 .在放置導線過程中，可以按（Back Space ）鍵來取消前段導線。107 .在放置導線過程中，可以按（Shift+Space ）鍵來切換布線模式。108 .執(zhí)行（Center Horizontal ）命令操作，元器件按水平中心線對齊。109 MAX+plus II 支持原理圖、 （VHDL ） 、 （Verilog ）語言及以波形與EDIF 等格式的文件，并支持混合設計、 （功能）仿真和（時序）仿真。110結構體是用于描述設計實體的（內(nèi)部結構）以及實體端口間的（邏輯關系），它不能單獨存在 ，必須有一個界面說 明即（實體）。對具有多個結構體的實體，必須用（ CO

18、NFIGURATION 配置）語句指明用于綜合的結構體和用于仿真的結構體。111 由（已定義的） 、 （數(shù)據(jù)類型不同）的對象元素構成的（數(shù)組）稱為記錄類型的對象。（共計 140 空） 選擇題（ 140 題）1 關于 EDA 技術的設計流程，下列順序正確的是（ A ）A原理圖/HDL文本輸入-功能仿真-綜合-適配-編程下載-硬件測試B原理圖/HDL文本輸入-適配-綜合-功能仿真-編程下載-硬件測試；C原理圖/HDL文本輸入-功能仿真-綜合-編程下載-適配硬件測試；D原理圖/HDL文本輸入-功能仿真-適配-編程下載-綜合-硬件測試2 對 利用原理圖輸入設計方法進行數(shù)字電路系統(tǒng)設計，下面說法是不正確

19、的（C）A 原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計；B 原理圖輸入設計方法一般是一種自底向上的設計方法；C 原理圖輸入設計方法無法對電路進行功能描述；D 原理圖輸入設計方法也可進行層次化設計。3 Quartus II 的設計文件不能直接保存在（ B ） 。A 系統(tǒng)默認路徑B 硬盤根目錄C 項目文件夾D 用戶自定義工程目錄4 使 用 Quartus II 工具軟件建立仿真文件，應采用（ D ）方式A .圖形編輯B .文本編輯C .符號編輯D .波形編輯5 建立設計項目的菜單是（ C ） A. "File " "New "B . &q

20、uot;Project " "New Project Wizard C. "File " "New Project WizardA.仿真B.編譯C.綜合）檢測方法C.同步的D.被高層次電路設計調(diào)用D.異步的6 在 Quartus II 集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要用途是（ D ） 7 仿 真是對電路設計的一種（ BA.直接的 B .間接的編輯8 執(zhí) 行 Quartus II 的（ B ）命令，可以對設計電路進行功能仿真或者時序仿真Create Default Symbol CompilerB Start SimulationD T

21、iming Analyzer9 Quartus II 的圖形設計文件類型是（ B ） A. scf B . . bdf C . vhdD. v10 Quartus II 是（ C ）A .高級語言B .硬件描述語言C . EDA工具軟件D .綜合軟件11 使用 Quartus II 工具軟件實現(xiàn)原理圖設計輸入，應采用（ A ）方式A.模塊/原理圖文件B.文本編輯C.符號編輯D.波形一個能為VHDL 綜合器接受，并能作為一個獨立的設計單元的完整的VHDLC ）設計輸入B.設計輸出C.設計實體D.設計結構VHDL 常用的庫是（ A）標準庫IEEEB STDC. WORKD. PACKAGE在 VH

22、DL的端口聲明語句中，用（用（A）聲明端口為輸入方向INB OUTC .INOUTD. BUFFER在 VHDL的端口聲明語句中，用（用（B）聲明端口為輸出方向INB OUTC .INOUTD. BUFFER在 VHDL的端口聲明語句中，用（用（C）聲明端口為雙向方向INB OUTC .INOUTD. BUFFER在 VHDL的端口聲明語句中，用（用（D）聲明端口為具有讀功能的輸出方向INB OUTC .INOUTD. BUFFER在 VHDL標識符命名規(guī)則中，以（以（A）開頭的標識符是正確的字母B.數(shù)字C.漢字D.下劃線在下列標識符中，是程序13A.14A.15A.16A.17A.18A.1

23、2稱為（A.19A.4haddeBC ) hadde4VHDL 合法標識符C . hadder4hadde20A.在下列標識符中，4haddeBA ) hadde4VHDLC .錯誤的標識符hadder4hadde21義 （VHDL 程序中的中間信號必須在B ）中定義，變量必須在中定22A.23A.24進程體 結構體B.結構體進程C.進程進程D.結構在 VHDL在 VHDL在 VHDL局部變量， （ BA.必須25 在 VHDLA.變量26 在 VHDLA.順序中,中,的）目標變量的賦值符B .=目標信號的賦值符B .=FOR_LOOP 語句中的循環(huán)變量是一個臨時變量，屬于事先聲明.B .不必

24、的并行語句之前，可以用（B .變量和信號PROCESS 結構是由（B.順序和并行）個臨時變量，屬于LOO P語句的C.其類型要D.其屬性要CC.信號）來傳送往來信息D.常量）語句組成的D.任何27 .在VHDL中，條件信號賦值語句 WHEN_ELSE屬于( C )語句.A .并行兼順序B .順序C .并行D .任意28 .在元件仞化(COMPONENT )語句中，用( D )符號實現(xiàn)名稱映射，將例化 元件端口聲明語句中的信號名與PORT MAP ()中的信號名關聯(lián)起來.A.=B.:=C.V=D.=>29 .把上邊的英文縮略語和下邊的中文意思對應起來。(1) EDA (2)FPGA (3)

25、 SOC (4) CPLD (5) ASIC (6) SRAM ISP (8) VHDL (9) BST (10) IEEEa片上系統(tǒng)b復雜可編程邏輯器件c現(xiàn)場可編程門陣列d靜態(tài)隨機存取存儲器e在系統(tǒng)可編程f超高速硬件描述語言g邊界掃描測試技術h美國電子工程師協(xié)會i電子設計自動化j專用集成電30 . 一個項目的輸入輸出端口是定義在A 。A.實體中 B.結構體中 C.任何位置 D.進程體31 .描述項目具有邏輯功能的是 B 。A.實體B.結構體 C.配置D.進程32 . 關鍵字ARCHITECTURE定義的是 A 。A.結構體 B.進程 C.實體D.配置33 . 1987標準的VHDL語言對大小

26、寫是D 。A.敏感的 B.只能用小寫 C.只能用大寫D.不敏感34 .關于1987標準的VHDL語言中，標識符描述正確的是A 。A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭D.任何字符都可以35 . 符合1987VHDL標準的標識符是A 。A. a_2_3B. a 2 C. 2_2_aD. 2a36 . 不符合1987VHDL標準的標識符是C 。A. a_1_inB. a_in_2 C. 2_aD. asd_137 .變量和信號的描述正確的是A 。A.變量賦值號是:=B.信號賦彳1號是:=C.變量賦值號是<=D.二者沒有區(qū)別38 .下面數(shù)據(jù)中屬于實數(shù)的是A 。A. 4.

27、2B. 3 C. 1' D. "11011”STD_LOGIG_1164中定義的高阻是字符D 。A. XB. x C. zD. Z39. STD_LOGIG_1164中字符H定義的是A 。A.弱信號1B.弱信號0 C.沒有這個定義D.初始值40. 如果a=1,b=0,則邏輯表達式(a AND b) OR ( NOT b AND a )的值是 B 。A. 0 B. 1 C. 2D.不確定41. 不屬于順序語句的是 C 。A. IF 語句B. LOOP 語句 C. PROCESS 語句 D. CASE 語句42. EDA的中文含義是A 。A.電子設計自動化B.計算機輔助計算C.計

28、算機輔助教學D.計算機輔助制造43. 可編程邏輯器件的英文簡稱是D 。A. FPGAB. PLAC. PALD. PLD44. 現(xiàn)場可編程門陣列的英文簡稱是A 。A. FPGAB. PLAC. PALD. PLD45. 在EDA中，IP的中文含義是 D 。A.網(wǎng)絡供應商B.在系統(tǒng)編程 C.沒有特定意義D.知識產(chǎn)權核46. EPF10K30TC144-4具有多少個管腳A 。A. 144 個B.84 個C. 15個D.不確定Quartus II是哪個公司的軟件A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX47. VHDL語言共支持四種常用庫，其中哪種庫是用戶的

29、VHDL設計現(xiàn)行工作庫：D 。A.IEEE 庫 B.VITAL 庫 C.STD 庫 D.WORK 工作庫48 .下列語句中，不屬于并行語句的是：B 。A.進程語句B.CASE語句C.元件例化語句D.WHEN-ELSE 語句49 .下列關于變量的說法正確的是A 。A.變量是一個局部量，它只能在進程和子程序中使用。B.變量的賦值不是立即發(fā)生的，它需要有一個8延時。C.在進程的敏感信號表中，既可以使用信號，也可以使用變量。D.變量賦值的一般表達式為：目標變量名<=表達式。50. VHDL語言是一種結構化設計語言；一個設計實體(電路模塊)包括實體與結構體兩 部分，結構體描述B。A.器件外部特性B

30、.器件的內(nèi)部功能 C.器件的綜合約束 E.器件外部特性與內(nèi)部功能51.在VHDL中，為定義的信號賦初值，應該使用C 符號。A. = :B. = C. : = D. <=52. 在VHDL的IEEE標準庫中，預定義的標準邏輯位 STD_LOGIC 的數(shù)據(jù)類型中是用 B 表小的。A.小寫字母和數(shù)字B.大寫字母數(shù)字C.大或小寫字母和數(shù)字D.全部是數(shù)字53. 在VHDL的IEEE標準庫中，預定義的標準邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A. 2B. 3C. 9D. 854 .在VHDL中，條件信號賦值語句WHEN_ELSE屬于 C 語句。A,并行和順序B.順序 C.并行D.不存在的55

31、.在Quartus II中，新建時序波形文件時應選擇D(A) Editor file(B) Graphic Editor file(C) Text Editor file( D) Vector waveform file56 .描述項目具有邏輯功能的是 B。A.實體B.結構體 C.配置D.進程57 .關鍵字ARCHITECTURE定義的是A。A.結構體B.進程 C.實體D.配置58.1987標準的VHDL語言對大小寫是 D。A.敏感的B.只能用小寫C.只能用大寫D.不敏感59 .關于1987標準的VHDL語言中，標識符描述正確的是 A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭

32、D.任何字符都可以60 .關于1987標準的VHDL語言中，標識符描述正確的是B 。A.下劃線可以連用B.下劃線不能連用C.不能使用下劃線D.可以使用任何字符61 .符合1987VHDL標準的標識符是A 。A. A_2B. A+2 C. 2AD. 2262 .符合1987VHDL標準的標識符是A 。A. a_2_3B. a 2 C. 2_2_aD. 2a63 .不符合1987VHDL標準的標識符是 D 。A. a2b2B. albl C. ad12D. %5064 . VHDL語言中變量定義的位置是D qA.實體中中任何位置B.實體中特定位置C.結構體中任何位置D.結構體中特定65 . VHD

33、L語言中信號定義白位置是 D qA.實體中任何位置B.實體中特定位置C.結構體中任何位置D.結構體中特定位置66 .變量和信號的描述正確的是A。A.變量賦值號是:=B.信號賦彳1號是:=C.變量賦值號是<=D.二者沒有區(qū)別67 .變量和信號的描述正確的是B 。A.變量可以帶出進程B.信號可以帶出進程C.信號不能帶出進程D.二者沒有區(qū)別 68.關于VHDL數(shù)據(jù)類型，正確的是 。A.用戶不能定義子類型B.用戶可以定義子類型C.用戶可以定義任何類型的數(shù)據(jù)D.前面三個答案都是錯誤的69 .可以不必聲明而直接引用的數(shù)據(jù)類型是C 。A. STD_LOGIC B. STD_LOGIC_VECTOR C

34、. BIT D.前面三個答案都是錯誤的 70.使用STD_LOGIG_1164使用的數(shù)據(jù)類型時 B。A.可以直接調(diào)用B.必須在庫和包集合中聲明C.必須在實體中聲明D.必須在結構體中聲明71 .正確給變量X賦值的語句是 B 。A. X<=A+B; B. X:=A+b; C. X=A+B; D.前面的都不正確72 .下列語句中，不屬于并行語句的是：B 。A.進程語句B.CASE語句 C.元件例化語句D.WHEN-ELSE 語句73 .關于VHDL中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個：A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E174 .關于

35、VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個： 。A. 2#1111_1110#B.8#276# C. 0#170#D.6#E#E175 .下列標識符中，一B是不合法的標識符。A. State。 B. 9moon C. Not_Ack_0 D. signal76 .在VHDL語言描述中。定義數(shù)據(jù)類型通常采用的關鍵詞是(C )(A) signal(B) variable(C) type(D) set77 .在VHDL語言的程序中，注釋使用以下的哪一種符號？( B )(A) /(B)-(C)；(D) _ _78 .關于元件例化的描述中，正確的有（A） 元件例化根據(jù)例化語句中所定義的例化元件端口名和

36、當前系統(tǒng)的連接實體端口名的接口表達方式來說，有兩種方式：1）名字關聯(lián)方式2）功能關聯(lián)方式（B） 元件例化根據(jù)例化語句中所定義的例化元件端口名和當前系統(tǒng)的連接實體端口名的接口表達方式來說，有兩種方式：1）名字關聯(lián)方式2）位置關聯(lián)方式（C） 在位置關聯(lián)方式的例化語句中，表達式的位置可以互換（D） 為了方便書寫程序，元件例化名可以省略79 . 一個進程中允許描述對應于 時鐘信號的同步時序邏輯（A ）（A）一個（B）兩個（C） 三個（D）多個80 .在以下4種語言中屬于硬件描述語言的是（A ）（A） VHDL（B） VC（C） VB（D） Delphi81 . Protel 99SE是用于（ B ）的

37、設計軟件。A電氣工程B電子線路 C機械工程D建筑工程82 .Protel 99 SE原理圖設計工具欄共有（ C ）個。A. 5B. 6C. 7D. 883 .執(zhí)行（B ）命令操作，元器件按垂直均勻分布。A.VerticallyB.Distribute Vertically C.Center Vertically D.Distribute84 .執(zhí)行（D ）命令操作，元器件按底端對齊.A.Align Right B.Align Top C.Align Left D.Align Bottom85 .執(zhí)行（A ）命令操作，元器件按右端對齊.A.Align Right B.Align Top C.Al

38、ign Left D.Align Bottom86 .原理圖設計時，實現(xiàn)連接導線應選擇（B ）命令.A.Place /LineB.Place/Wire C.WireD.Line87 .進行原理圖設計，必須啟動（ B ）編輯器。A.PCBB.Schematic C Schematic Library D.PCB Library88 .往原理圖圖樣上放置元器件前必須先（B ）。A.打開瀏覽器B.裝載元器件庫C.打開PCB編輯器D.創(chuàng)建設計數(shù)據(jù)庫文件89 .仿真庫Fuse.lib中包含了一般的熔絲元器件，Designator指的是熔絲的（A ）。A.名稱 B.電流 C.阻抗 D.不清楚90 .網(wǎng)絡表

39、中有關網(wǎng)絡的定義是（A.以“開始，以“緇束C.以“（”開始，以）”結束91 .執(zhí)行（B ）命令，即可彈出A.Design/Bord OptionsC.Options92 .在放置導線過程中，可以按（C ）。B.以“”開始,以S ”結束D.以“開始，以“結束 PCB系統(tǒng)參數(shù)設置對話框。B.Tools/Preferences.PreferencesA ）鍵來取消前段導線。A. Back Space B. EnterC.ShiftD.Tab93 .Protel99 SE提供了（ B）層為內(nèi)部電源/接地層。A.2B.16C.32D.894 .印制電路板的（B ）層主要是作為說明使用。A.Keep Ou

40、t LayerB.Top OverlayC.Mechanical LayersD.Multi Layer95 .在放置元器件封裝過程中，按（D ）鍵使元器件封裝旋轉。A.XB.YC.LD.空格鍵96 .在放置元器件封裝過程中，按（B ）鍵使元器件在豎直方向上下翻轉。A.XB.YC.LD.空格鍵97 .在放置導線過程中，可以按（ C ）鍵來切換布線模式。A.Back Space B. Enter C.Shift+Space D.Tab98 .Protel99 SE為PCB編輯器提供的設計規(guī)則共分為（ D ）類。A.8B.10C.12D.699 Protel 99 SE 原理圖文件的格式為（ C

41、） 。A.Schlib B.SchDoc C.SchD.Sdf100 .執(zhí)行（C ）命令操作，元器件按水平中心線對齊。A.CenterB.Distribute HorizontallyC.Center HorizontalD.Horizontal101 .執(zhí)行（B ）命令操作，元器件按頂端對齊。A.Align Right B.Align Top C.Align Left D.Align Bottom 102.執(zhí)行 （ C ）命令操作，元器件按左端對齊.A.Align Right B.Align Top C.Align Left D.Align Bottom103 .原理圖設計時，按下（ B ）

42、可使元器件旋轉90°。A.回車鍵 B.空格鍵 C.X鍵 D.Y鍵104 .要打開原理圖編輯器,應執(zhí)行（ C ）菜單命令.A.PCB Project B.PCB C.Schematic D.Schematic Library105 .進行原理圖設計，必須啟動（B ）編輯器。A.PCBB.Schematic C Schematic LibraryD.PCB Library106 .網(wǎng)絡表中有關元器件的定義是（A ） 。A. 以 “ 開始，以”“ 結束”B. 以 “ ”開始，以 “ ”結束C. 以 “（ ”開始，以 “） ”結束D. 以 “開始，以”“結束”107 .PCB 的布局是指（

43、B ）。A. 連線排列B. 元器件的排列C.元器件與連線排列D.除元器件與連線以外的實體排列108 .Protel99 SE 提供了多達（ C ）層為銅膜信號層。 A.2B.16C.32D.8109 .在印制電路板的（B ）層畫出的封閉多邊形，用于定義印制電路板形狀及尺寸。A.Multi LayerB. Mechanical Layers C.Top OverlayD.Bottom overlay110 .印制電路板的（B ）層主要用于繪制元器件外形輪廓以及標識元器件標號等。該類層共有兩層。 A.Keep Out LayerB.Silkscreen LayersC.Mechanical Lay

44、ersD.Multi Layer111 .在放置元器件封裝過程中，按（A ）鍵使元器件在水平方向左右翻轉。A.XB.YC.LD.空格鍵112 .在放置元器件封裝過程中，按（C ）鍵使元器件封裝從頂層移到底層。A.XB.YC.LD.空格鍵113 .在放置導線過程中，可以按（C ）鍵來切換布線模式。A.Back Space B. Enter C.Shift+Space D.Tab114 .Protel99 SE 為 PCB 編輯器提供的設計規(guī)則共分為（ D ）類。A.8B.10C.12D.6115原理圖設計窗口頂部為主菜單和主工具欄，左部為（ A ） 。A.設計管理器B.底部為狀態(tài)欄C.常用工具欄

45、D.命令欄116網(wǎng)絡表的內(nèi)容主要由兩部分組成：元器件描述和（ A ） 。A.網(wǎng)絡連接描述B.元器件編號C.元器件名稱D.元器件封裝117工作層中的信號板層（ Signal Layers ）包括底層、中間層和（ D ） 。A.內(nèi)部電源/地線層B.其它工作層C.機械板層D.頂層118.Protel 99 SE 可以直接創(chuàng)建一個（ A ）文件。A. *.DDB B. *.Lib C. *.PCB D. *.Sch119原理圖可以生成各種類型的報表，生成各種報表的命令都在（ A ）菜單中。A.Reports B.File C.Edit D.Help120原理圖文件的擴展名是（ A ） 。A.SchB.

46、ERCC.PCBD.DDB121設計電路板文件的擴展名是（ C ） 。A.SchB.ERCC.PCBD.DDB122創(chuàng)建元器件封裝庫文件的擴展名是（ B ） 。A.Sch B.Lib C.PCB D.DDB123原理圖電氣規(guī)則檢查后產(chǎn)生文件的擴展名是（ B ） 。A.SchB.ERCC.PCBD.DDB124網(wǎng)絡表文件的擴展名是（ B ） 。A.SchB.NETC.PCBD.DDB125元器件列表文件（ Protel Format 格式）的擴展名是（ B ） 。A.csv B.bom C.PCB D.xls126元器件列表文件（ CSV Format 格式）的擴展名是（ A ） 。A.csvB

47、.bomC.PCBD.xls127元器件列表文件（ Client Spreadsheet 格式）的擴展名是（ D ） 。A.csvB.bomC.PCBD.xls128元器件列表文件的格式有三種，其中（ A ）與 EXCEL 格式類似。A. Client Spreadsheet B. CSV FormatC. Protel FormatD.xls129根據(jù)元器件的焊盤種類不同，元件封裝可分為插針式元器件封裝和（ A ）兩種類型。A. 表貼式元器件封裝B. 焊盤 C. 導線D. 過孔130 RB 代表（ A ） 。A. 電解電容B. 管狀元器件C. 二極管D. 雙列直插式元器件131 AXIAL

48、代表（ B ） 。A. 電解電容B. 管狀元器件C. 二極管D. 雙列直插式元器件132 DIP 代表（ D ） 。A. 電解電容B. 管狀元器件C. 二極管D. 雙列直插式元器件133 SIP 代表（ B ） 。A. 電解電容B. 單列直插式元器件C. 二極管D. 雙列直插式元器件134 DIP 代表（ D ） 。A. 電解電容B. 單列直插式元器件C. 二極管D. 雙列直插式元器件135元器件石英晶體振蕩器的封裝是（ D ） 。A. DIP B. SIP C. AXIAL D.XTAL1136 .元器件可變電阻（POT1、POT2）的封裝是（B ）。A. DIP B. VR1 C. AXI

49、AL D.XTAL1137 .電阻類的封裝是（C ）。A. DIP B. RB C. AXIAL D.XTAL1138 .晶體管的封裝是（ C ）。A. DIP B. RB C. TO-xxx D.XTAL1139 . PCB編輯器中放置元器件工具欄是（ A ）。A. Component Placement B. Find SelectionC. Placement ToolsD.Wiring Tools140 . PCB編輯器中放置工具欄是（ C ）。 A. Component PlacementB. Find SelectionC. Placement ToolsD.Wiring Tool

50、s簡答題（56題）1、談談你對 EDA技術的理解。（什么是EDA）。EDA技術就是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述的主 要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標芯片的 適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技 術，或稱為IES/ASIC自動設計技術。2.簡要解釋建模、仿真和綜合的含義。答：建模是指用硬件描述語言描述電路的功能。仿真是指

51、驗證電路的功能。綜合是指把軟件模型轉化為硬件電路。3、EDA技術的主要特征有哪些？答：自頂向下的設計方法；采用硬件描述語言；高層綜合優(yōu)化；并行工程；開放性和標準化。4、什么是硬件描述語言？答：是一種用于設計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的功能、電路結構和連接形式；與傳統(tǒng)的門級描述方式相比， 它更適合復雜數(shù)字電子系統(tǒng)的設計。 5、用硬件描述語言設計電路有哪些優(yōu)點？突出的優(yōu)點： 語言的公開可利用性； 設計與工藝的無關性； 寬范圍的描述能力； 便于組織大規(guī)模系統(tǒng)的設計；便于設計的復用、交流、保存和修改等。6、利用EDA技術進行電子系統(tǒng)的設計有什么特點？答：用軟件的方式設計

52、硬件；用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉換是由有關的開發(fā)軟件自動完成的； 設計過程中可用有關軟件進行各種仿真； 系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。7、從使用的角度講，EDA技術主要包括幾個方面的內(nèi)容？答：EDA技術的學習主要應掌握四個方面的內(nèi)容：大規(guī)?？删幊踢壿嬈骷?； 硬件描述語言； 軟件開發(fā)工具； 實驗開發(fā)系統(tǒng)。其中，硬件描述語言是重點。8、硬件描述語言 VHDL的特點是什么？VHDL是一種具備形式化、層次化和規(guī)范化的硬件描述語言。1硬件相關結構2 VHDL的并發(fā)性3混合級描述以及混合級模擬。9、信號與變量的區(qū)別有哪些？信號可以用來描述哪些硬件特

53、性？答：變量賦值與信號賦值的區(qū)別在于，變量具有局部特征，它的有效只局限于所定義的一個進程中，或一個子程序中，它是一個局部的、暫時性數(shù)據(jù)對象（在某些#況下）。對于它的賦值是立即發(fā)生的（假設進程已啟動），即是一種時間延遲為零的賦值行為。信號則不同，信號具有全局性特征，它不但可以作為一個設計實體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，而且可通過信號與其他的實體進行通信（端口本質(zhì)上也是一種信號）。信號的賦值并不是立即發(fā)生的，它發(fā)生在一個進程結束時。賦值過程總是有某種延時的，它反映了硬件系統(tǒng)并不是立即發(fā)生的，它發(fā)生在一個進程結束時。賦值過程總是有某些延時的，它反映了硬件系統(tǒng)的重要特性，綜合后可以找到與信號對應的硬件結構，如一根傳輸導線、一個輸入/輸出端口或一個D觸發(fā)器等。10、名詞解釋：VHDL、實體說明、.結構體、類屬表、數(shù)據(jù)對象、并行語句、程序包。答： VHDL （Very high speed intergated circuit Hardware Description Language ）:非常 高速集 成電路的硬件描述語言。11、名詞解釋：結構體答：通過若干并行語句來描述設計實體的邏輯功能（行為描述）或內(nèi)部電路結構（結構描述），從而建立設計實體輸出與輸入之間的關系。12、名詞解釋：類屬