第9章時序電路(半導體集成電路共14章)課件

1、12022-2-622022-2-62022-2-63第第9章章 時序電路（觸發(fā)器）時序電路（觸發(fā)器）42022-2-6內容提要n引言n鎖存器 靜態(tài)鎖存器 動態(tài)鎖存器n寄存器n施密特觸發(fā)器52022-2-662022-2-6組合邏輯組合邏輯OutputsInputs輸出直接與輸入的某種邏輯組合相關輸出直接與輸入的某種邏輯組合相關邏輯電路邏輯電路OutputsInputs輸出不僅與當前輸入，而且與前一個輸出相輸出不僅與當前輸入，而且與前一個輸出相關關存儲元件存儲元件72022-2-6對組合邏輯電路組合邏輯組合邏輯對時序邏輯電路時序邏輯時序邏輯82022-2-6邏輯運算邏輯運算OutputsInp

2、uts數(shù)據(jù)保持電路數(shù)據(jù)保持電路數(shù)據(jù)保持電路實現(xiàn)數(shù)據(jù)保持電路實現(xiàn)邏輯邏輯運算運算Inputs數(shù)據(jù)保持電數(shù)據(jù)保持電路路ClkOutput92022-2-6102022-2-6112022-2-60110011靜態(tài)保持靜態(tài)保持動態(tài)保持動態(tài)保持11122022-2-6時序邏輯電路的基本單元時序邏輯電路的基本單元q鎖存器鎖存器當時鐘信號為高（或低）時傳當時鐘信號為高（或低）時傳輸數(shù)據(jù)。其他時間保持數(shù)據(jù)輸數(shù)據(jù)。其他時間保持數(shù)據(jù) DClkQDClkQn寄存器寄存器時鐘上升沿或下降沿到來時鐘上升沿或下降沿到來時傳輸數(shù)據(jù)。其他情況保時傳輸數(shù)據(jù)。其他情況保持數(shù)據(jù)持數(shù)據(jù)ClkClkDDQQ132022-2-61.

3、靜態(tài)鎖存器靜態(tài)鎖存器Forbidd e n S tat eSSRQQQQRSQQ00Q101001010110RQ基于或非門的基于或非門的SR （set-reset）鎖存器）鎖存器(1) SR鎖存器鎖存器142022-2-6npnRpnpnSp基于或非門的基于或非門的SR （set-reset）鎖存器）鎖存器QQ或非門SR鎖存器是高電平置位、復位，即S=“1”,Q=“0”; R=“1”，Q=“0”.152022-2-6基于與非門的基于與非門的SR （set-reset）鎖存器）鎖存器SQRQSRQQ00111010010111QQ與非門SR鎖存器是低電平置位、復位，即S=“0”,Q=“1”;

4、R=“0”，Q=“0”.2022-2-616基于與非門的基于與非門的SR （set-reset）鎖存器）鎖存器l只有使置位輸入或復位輸入為邏輯 “0” ，才能改變電路的工作點或工作狀態(tài)。l當置位輸入S為邏輯 “0” ，復位輸入R為邏輯 “1” 時，鎖存器被置位。l當置位輸入S為邏輯 “1” ，復位輸入R為邏輯 “0” 時，鎖存器被復位。l當兩個輸入端S、R均為邏輯 “1” 時，鎖存器處于保持狀態(tài)。l當兩個輸入端均為邏輯 “0” 時，兩個輸出端均為“1” ，是無效的。172022-2-6帶時鐘控制的帶時鐘控制的SR （set-reset）鎖存器）鎖存器SRQQCKSRQQCKCK1時時SR鎖存器

5、工作，鎖存器工作， CK0時輸出維持時輸出維持現(xiàn)代數(shù)字系統(tǒng)中，通常以時鐘為基準對系統(tǒng)進行統(tǒng)一協(xié)調。因此希望鎖存器能用時鐘來控制。182022-2-6192022-2-6電平靈敏電平靈敏（ Level Sensitive）, 不是邊沿觸發(fā)不是邊沿觸發(fā)可以是正電平靈敏或負電平靈敏，當時鐘為高電平（或低電可以是正電平靈敏或負電平靈敏，當時鐘為高電平（或低電平）時，輸入的任何變化經(jīng)過一段延遲就會反映在輸出端上平）時，輸入的任何變化經(jīng)過一段延遲就會反映在輸出端上二、鎖存器（二、鎖存器（ ）202022-2-6212022-2-6(2) D鎖存器鎖存器QQCKDQDCKQQ0Q11100011DCKQQC

6、K1時時D鎖存器傳輸數(shù)據(jù)，鎖存器傳輸數(shù)據(jù)， CK0時輸出維持時輸出維持222022-2-6232022-2-62. 動態(tài)鎖存器動態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）簡單的動態(tài)鎖存器）簡單的動態(tài)鎖存器242022-2-6（2）半靜態(tài)鎖存器）半靜態(tài)鎖存器SQRQQQQQ在動態(tài)鎖存中引入靜態(tài)鎖存在動態(tài)鎖存中引入靜態(tài)鎖存DCLKCLKQ弱反相器實現(xiàn)（強制寫入）弱反相器實現(xiàn)（強制寫入）（控制門可僅用（控制門可僅用NMOS實現(xiàn)）實現(xiàn)）252022-2-6DCLKCLKQ基于傳輸門基于傳輸門MUX的的Latch（1）尺寸設計容易）尺寸設計容易（2）晶體管數(shù)目多（

7、時鐘負載）晶體管數(shù)目多（時鐘負載因而功耗大）因而功耗大）CLKCLKCLKDQQ262022-2-6基于MUX的 Latches負電平鎖存器負電平鎖存器(當當 CLK= 0時透明傳輸時透明傳輸)正負電平鎖存器正負電平鎖存器(當當 CLK= 1時透明傳輸時透明傳輸)CLK10DQ0CLK1DQInClkQClkQInClkQClkQ272022-2-6282022-2-6292022-2-6時序邏輯電路的基本單元時序邏輯電路的基本單元q鎖存器鎖存器當時鐘信號為高（或低）時傳當時鐘信號為高（或低）時傳輸數(shù)據(jù)。其他時間保持數(shù)據(jù)輸數(shù)據(jù)。其他時間保持數(shù)據(jù) DClkQDClkQn寄存器寄存器時鐘上升沿或下

8、降沿到來時鐘上升沿或下降沿到來時傳輸數(shù)據(jù)。其他情況保時傳輸數(shù)據(jù)。其他情況保持數(shù)據(jù)持數(shù)據(jù)ClkClkDDQQ302022-2-6DClkQn寄存器（觸發(fā)器）寄存器（觸發(fā)器）在時鐘的上升或下降沿鎖存數(shù)據(jù)在時鐘的上升或下降沿鎖存數(shù)據(jù) ClkDQ二、觸發(fā)器（二、觸發(fā)器（ ）/寄存器（寄存器（Register)312022-2-61.觸發(fā)器的建立時間（觸發(fā)器的建立時間（setup time)、維持時間（、維持時間（hold time)和延遲時間和延遲時間tC-QClkDQTsetupTsetup：在時鐘沿到在時鐘沿到來之前數(shù)據(jù)輸入端來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時必須保持穩(wěn)定的時間間ClkDQThold

9、Thold：在時鐘沿到在時鐘沿到來之后數(shù)據(jù)輸入端來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時必須保持穩(wěn)定的時間間322022-2-6ClkDQtC-Q延遲時間延遲時間tC-Q：時鐘時鐘沿與輸出端之間的延沿與輸出端之間的延遲（遲（clock to Q）。）。332022-2-62.觸發(fā)器電路：正負電平靈敏的兩個觸發(fā)器電路：正負電平靈敏的兩個Latch構成主從（構成主從（Master-Slave ）邊沿觸發(fā)器）邊沿觸發(fā)器10DCLKQMMaster01CLKQSlaveQMQDCLK時鐘為高電平時，主時鐘為高電平時，主Latch 維持，維持，QM 值保持不變，輸出值值保持不變，輸出值Q 等于等于時鐘上升沿前的

10、輸入時鐘上升沿前的輸入D 的值，效果等同于的值，效果等同于“正沿觸發(fā)正沿觸發(fā)”342022-2-6352022-2-6QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmaster transparentslave holdmaster holdslave transparent正負電平靈敏的兩個正負電平靈敏的兩個Latch構成主從（構成主從（Master-Slave ）邊沿觸發(fā)器）邊沿觸發(fā)器362022-2-6在時鐘信號到來之前輸在時鐘信號到來之前輸入信號必須穩(wěn)定的時間入信號必須穩(wěn)定的時間建立（建立（set-up)時間時間:tsetuptsetup-0

11、.500.511.522.5300.20.40.60.81CLKDQM372022-2-6tsutpd-I1tpd-T1tpd-I3tpd-I2tsetup=3 * tpd_inv + tpd_t382022-2-6建立時間仿真建立時間仿真VoltsTime (ns)DclkQQMI2 outtsetup = 0.21 ns動作正常！動作正常！392022-2-6VoltsTime (ns)DclkQQMI2 outtsetup = 0.20 ns建立時間仿真建立時間仿真402022-2-6在時鐘信號到來后，輸在時鐘信號到來后，輸入信號應該保持的時間入信號應該保持的時間維持（維持（hold)時

12、間時間:tholdtholdThold=0QM的值維持的值維持D的值，的值，OKThold0只要只要QM的值維持的值維持D的值，的值，OK412022-2-6在時鐘信號到來之后，輸在時鐘信號到來之后，輸出信號發(fā)生變化所需時間出信號發(fā)生變化所需時間傳輸延遲時間傳輸延遲時間:tc-qVoltstc-q(LH)tc-q(HL)422022-2-6tc-qtpd-T3tpd-I6tc-q= tpd_inv + tpd_t432022-2-63.時鐘重疊問題CLKCLKAB(a) 電路結構XDQCLKCLK!clkclk理想的時鐘理想的時鐘!clkclk非理想的時鐘非理想的時鐘時鐘傾斜（時鐘傾斜（ske

13、w)1-1 overlap 0-0 overlap442022-2-6DclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）當）當Clk 和和!Clk 同時為高時，同時為高時，A 點同時為點同時為D 和和B 點驅點驅動，造成不定狀態(tài)動，造成不定狀態(tài)（2）當）當Clk 和和!Clk 同時為高一段較長時間時，同時為高一段較長時間時，D 可以直可以直接穿通經(jīng)過主從觸發(fā)器接穿通經(jīng)過主從觸發(fā)器（3）采用兩相位不重迭時鐘可以解決此問題，但時鐘不）采用兩相位不重迭時鐘可以解決此問題，但時鐘不重迭部分不能太長以免漏電時間過長引起出錯重迭部分不能太長以免漏電時間過長引起出錯452022

14、-2-64.兩相時鐘Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1master transparentslave holdmaster holdslave transparent動態(tài)存儲動態(tài)存儲tnon_overlap462022-2-6472022-2-6兩相時鐘發(fā)生器clkclk1clk2ABclkBclk1clk2A482022-2-65.C2MOS RegisterClocked CMOSM1DQM3CLKM4M2CLKVDDCL1XCL2Master S t a g eM5M7CLKCLKM8M6VDDSlave S t a g e動態(tài)

15、寄存器動態(tài)寄存器492022-2-6對時鐘重疊不敏感M1DQM4M200VDDXM5M8M6VDD(a) (0-0) overlapM3M1DQM21VDDXM71M5M6VDD(b) (1-1) overlap數(shù)據(jù)數(shù)據(jù)D（0）可以傳遞到）可以傳遞到X（1），），但不會傳遞到但不會傳遞到Q數(shù)據(jù)數(shù)據(jù)D（1）可以傳遞到）可以傳遞到X（0），），但不會傳遞到但不會傳遞到Q（但有維持時間要求）（但有維持時間要求）!clkclk502022-2-6DQClkClk用一很窄的脈沖信號對輸入采樣，其他時間鎖存器工作在維持狀態(tài)。512022-2-6CLKGDVDDM3M2M1CLKGVDDM6QM5M4CLK

16、CLKGVDDXMPMN(a) reg i s t e r(b) gli t c h gen erati onCLKCLKG(c) gli t c h clo ck6.脈沖觸發(fā)（脈沖觸發(fā)（Pulsed)寄存器寄存器優(yōu)點優(yōu)點：晶體管數(shù)目少，：晶體管數(shù)目少，時鐘負載小時鐘負載小缺點缺點：設計驗證復雜：設計驗證復雜常用于高性能處理器常用于高性能處理器中中(TSPC)建立時間建立時間: 0維持時間維持時間: 脈沖寬度脈沖寬度延遲時間延遲時間: 2INV522022-2-67.施密特觸發(fā)器施密特觸發(fā)器InOutVinVoutVOHVOLVMVM+施密特觸發(fā)器是一種脈沖波形整形電路，施密特觸發(fā)器是一種脈沖

17、波形整形電路，可以把變化緩慢的信號或變化不規(guī)則的信可以把變化緩慢的信號或變化不規(guī)則的信號轉換為陡變限號。號轉換為陡變限號。電壓傳輸特性曲線電壓傳輸特性曲線VTC類似于磁滯類似于磁滯回線回線對變化緩慢的輸入信號輸出信號能對變化緩慢的輸入信號輸出信號能快速響應快速響應 用途：門限開關用途：門限開關2022-2-6VOHVOL1outindVdV 1outindVdV Vout=VinVinVoutVILVIHVMVOH: :輸出電平為邏輯輸出電平為邏輯”1 1”時的最大輸出電壓時的最大輸出電壓VOL: :輸出電平為邏輯輸出電平為邏輯”0 0”時的最小輸出電壓時的最小輸出電壓VIL: :仍能維持輸出

18、為邏輯仍能維持輸出為邏輯”1 1”的最大輸入電壓的最大輸入電壓VIH: :仍能維持輸出為邏輯仍能維持輸出為邏輯”0 0”的最小輸入電壓的最小輸入電壓VM（邏輯閾值）（邏輯閾值）: :輸入等于輸出輸入等于輸出電壓傳輸特性電壓傳輸特性CMOS反相器的幾個重要參數(shù)2022-2-6CMOS反相器的邏輯閾值反相器的邏輯閾值VinVoutN管和管和P管均工作在飽和區(qū)管均工作在飽和區(qū)22|)|()(TPinDDPTNinNVVVKVVKRRTNTPDDMKKVVVV1令令 VM=Vin 得得552022-2-6一般的反向器一般的反向器tvVM=VDD/2VinVoutVM562022-2-6一般的反向器一般

19、的反向器tvVM=VDD/2VinVoutVM輸出信號從輸出信號從高高到到低低翻轉的邏輯閾值翻轉的邏輯閾值輸出信號從輸出信號從低低到到高高翻轉的邏輯閾值翻轉的邏輯閾值572022-2-6施密特觸發(fā)器施密特觸發(fā)器tvVMVinVoutVM+VMVM-VM+582022-2-6tVINVM+VM-施密特觸發(fā)器施密特觸發(fā)器tVOUTt1t2t3592022-2-6Vint0VMVMtVoutt0 +tpt施密特觸發(fā)器可以有效抑制噪聲施密特觸發(fā)器可以有效抑制噪聲施密特觸發(fā)器的一個主要功能是把一個含噪聲或緩慢變化的輸入信號轉變成一個“干凈”的數(shù)字輸出信號，它運用了正反饋。602022-2-6CMOS Schmitt Trigger反相器的閾值取決于反相器的閾值取決于P管管和和N管的尺寸之比。管的尺寸之比。Vout為為0時，相當于時，相當于M4與與M2并聯(lián)，為并聯(lián)，為1時，相時，相當于當于M3與與M1并聯(lián)，從并聯(lián)，從而相當于改變了兩管尺而相當于改變了兩管尺寸之比。寸之比。VinM2M1VDDXVoutM4M361邏輯閾值與