vhdl基礎(chǔ)復(fù)習(xí)題

1、、名詞解釋1. VHDL（Very high speed intergated circuit Hardware DescriptionLanguage） : 非常高速集成電路的硬件描述語言。2. 實體說明：用來描述電路器件的外部情況及各信號端口的基本性質(zhì)。3. 結(jié)構(gòu)體: 通過若干并行語句來描述設(shè)計實體的邏輯功能（行為描述）或內(nèi)部電路結(jié)構(gòu)（結(jié)構(gòu)描述） ，從而建立設(shè)計實體輸出與輸入之間的關(guān)系。4. 類屬表: 用來確定設(shè)計實體中定義的局部常數(shù)，用以將信息參數(shù)傳遞到實體， 用類屬表指明器件的一些特征。 最常用的是上升沿和下降沿之類的延遲時間，負(fù)載電容、驅(qū)動能力和功耗等。5. 數(shù)據(jù)對象: 數(shù)據(jù)對象是數(shù)

2、據(jù)類型的載體，共有三種形式的對象：Constant（常量） 、 Variable （變量） 、 Signal （信號） 。6. 并行語句: 并行語句有五種類型，可以把它們看成結(jié)構(gòu)體的五種子結(jié)構(gòu)。這五種語句結(jié)構(gòu)本身是并行語句， 但內(nèi)部可能含有并行運(yùn)行的邏輯描述語句或順序運(yùn)行的邏輯描述語句， 如進(jìn)程內(nèi)部包含的即為順序語句。 五種語句結(jié)構(gòu)分別為塊語句、進(jìn)程語句、信號賦值語句、子程序調(diào)用語句和元件例化語句。7. 程序包 : 程序包可定義一些公用的子程序、常量以及自定義數(shù)據(jù)類型等。各種VHD閭譯系統(tǒng)都含有多個標(biāo)準(zhǔn)程序包，如 Std-Logic-1164和Standard程序包。 用戶也可已自行設(shè)計程序包

3、。 程序包由兩個獨(dú)立的單元組成： 程序包聲明單元和程序包體單元構(gòu)成。二、寫出下列縮寫的中文（或者英文）含義1. ASIC專用集成電路2. FPGA現(xiàn)場可編程門陣列3. IP 知識產(chǎn)權(quán)核（軟件包）4. JTAG聯(lián)合測試行動小組5. VHDL 超高速集成電路硬件描述語言6. FPGA 現(xiàn)場可編程門陣列7. RTL 寄存器傳輸級8. SOPC 可編程片上系統(tǒng)EAB 嵌入式陣列塊HDL硬件描述語言9. LPM參數(shù)可定制宏模塊庫10. RTL寄存器傳輸級11. UART 串口(通用異步收發(fā)器)12. ISP 在系統(tǒng)編程13. IEEE電子電氣工程師協(xié)會14. ASIC專用集成電路15. LAB邏輯陣列塊

4、16. IP核：是指完成某種功能的設(shè)計模塊。17. FPGA:現(xiàn)場可編程門陣列。18. SOC:系統(tǒng)芯片，是指把一個完整的系統(tǒng)集成在一個芯片上。19 .HDL:硬件描述語言，是一種用文本形式來描述和設(shè)計電路的語言。20 .綜合：指的是將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程。能夠?qū)⒃韴D或HDL語言表達(dá)成描述的電路功能轉(zhuǎn)化為具體結(jié)構(gòu)網(wǎng)表的 工具。21 .適配：將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最 終的可下載文件。22 .仿真：對所設(shè)計電路的功能的驗證。23 .編程：把適配后生成的編程文件裝入到 PLD器件中的過程。24 .參數(shù)化模塊庫：參數(shù)化模塊庫中是一些經(jīng)過驗證的

5、功能模塊，用戶可以 根據(jù)自己的需要設(shè)定模塊的端口和參數(shù)，即可完成模塊的定制。25 . PLD：可編程邏輯器件(Programmable Logic Device)26 . PLA：可編程邏輯陣列(Programmable Logic Array)27 . PAL：可編程陣列邏輯(Programmable Array Logic)28 . GAL ：通用陣列邏輯(Generic Array Logic)29 . CPLD ：復(fù)雜可編程邏輯器(Complex Programmable Logic Device)30 .ASIC:專用集成電路(Application Specific Integra

6、ted Circuit)31 . ISP:在系統(tǒng)編程(In-System Programmable三、填空題1. CPLD的基本結(jié)構(gòu)看成由可編程邏輯宏單元、可編程I/O捽制模塊和可編程 內(nèi)部連線 第三部分組成。2. FPGA由可編程邏輯塊(CLB)、 可編程百由單元(I/O)和可編程百連三種 可編程電路和一個SRAM結(jié)構(gòu)的配置存儲單元組成。3. CPLD是基于 乘積項 的可編程結(jié)構(gòu)、即由可編程的與陣列和固定的或陣列 來完成功能。而FPGA采用查找表LUT結(jié)構(gòu)的可編程結(jié)構(gòu)。4. 硬件描述語言（HDL）是EDA技術(shù)的重要組成部分，是電子系統(tǒng)硬件行為描 述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。它的種類很多，

7、如VHDL 、 VerilogHDL 、 AHDL 。5. VHDL的基本描述語句包括一系列 順序語句和并行語句兩大基本描述語句。6. VHDL的庫分為兩類：設(shè)計庫 和 資源庫。7. 利用EDA技術(shù)進(jìn)行電路設(shè)計時設(shè)計輸入有多種方式，如：波形輸入方式、原理圖輸入方式、文本輸入方式。8. VHDL實體部分的端口模式用來說明信號的流動方向，共有四種類型：IN、OUT、BUFFER、 INOUT 。9. 結(jié)構(gòu)體的結(jié)構(gòu)化描述主要描述電路的組成，即元件之間的互連。主要用 元件 例化語句和生成語句來實現(xiàn)。10. VHDL語言的操作符有四種，即 邏輯運(yùn)算符、關(guān)系運(yùn)算符、算術(shù)運(yùn)算符、及 置運(yùn)算符。11. EDA

8、即電子設(shè)計自動化一。12. CPLD和FPGA統(tǒng)稱為高密度可編程邏輯器件13. 可編程邏輯器件的設(shè)計過程可以分為四個步驟 _設(shè)計輸入_,_設(shè)計實現(xiàn), 設(shè)計校驗，下載編程14. 目前應(yīng)用最廣泛的 HDL（硬件描述語言）有VHDL _,_Verilog-HDL15. 構(gòu)成一個完整的VHDL語言程序的五個基本結(jié)構(gòu)是 實體，結(jié)構(gòu)體,庫,程序包，配置_。VHDU勺實體說明部分（ENTITY主要功能是描述電路的外部接口16、VHDL中有三種基本的數(shù)據(jù)對象，分別是 常量信號、變量 。在VHD印句中，“-”符號表示注釋17、在VHDL中，把“DATA'定義為信號，數(shù)據(jù)類型為整數(shù)的語句在VHDL中，語句

9、CLK EVENT AND CLK =1'表示信號CLK的上升沿10、VHDLS序文件的擴(kuò)展名是VHD18.將硬件描述語吉轉(zhuǎn)化為硬件電路的重要工具軟件稱為HDL綜合器 。19 . EDA的設(shè)計輸入主要包括文本輸入方式、圖形輸入和波形輸入方式。20 .文本輸入是指采用 硬件描述語言進(jìn)行電路設(shè)計的方式。21.功能仿真是在設(shè)計輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯 功能驗證，因此又稱為前仿真。22.時序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時序關(guān)系仿真，因此又稱為后仿真或延時仿真。23. 硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計帶來了更新的設(shè)計方法和理念，產(chǎn)生了目前最常

10、用的并稱之為 自頂向下（Top-Down）的設(shè)計法。24. EDA設(shè)計流程包括設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè)計處理和器件編程四個步驟。25. EDA的設(shè)計驗證包括功能仿真、時序仿真和器件測試三個過程。26. EDA工具大致可以分為 設(shè)計輸入編輯器、仿真器、HDL綜合器、適配器（或布局布線器）和下載器等五個模塊。27、VHDL的實體由實體聲明部分和 結(jié)構(gòu)體組成。28、VHDL的實體聲明部分指定了設(shè)計單元的 輸入/輸出端口或引腳,它是設(shè)計 實體對外一個通信界面，是外界可以看到的部分。29、VHDL的結(jié)構(gòu)體用來描述設(shè)計實體的邏輯結(jié)構(gòu)和邏輯功能,它由VHDL語 句構(gòu)成，是外界看不到的部分。30、在VHDL的端

11、口聲明語句中，端口方向包括IN （輸入）、OUT （輸出）、INOUT （雙向）和BUFFER （具有讀功能的輸出）。31、VHDL的變量（VARIABLE ）是一個局部量,它只能在進(jìn)程、函數(shù)和過程中 聲明和使用。32、VHDL的信號（SIGNAL）是一種數(shù)值容器，不僅可以容納 當(dāng)前侑、也可 以保持歷史值。33、在VHDL中，標(biāo)準(zhǔn)邏輯位數(shù)據(jù)有九邏輯值。34、VHDL的順序語句只能出現(xiàn)在井程、過程和函數(shù)中，是按程序書寫的順序 自上而下、一條一條地執(zhí)行。35、VHDL并行語句在結(jié)構(gòu)體中的執(zhí)行是并行運(yùn)行的、具執(zhí)行方式與語句書寫的 順序無關(guān)。36、在VHDL的各種并行語句之間，可以有 信號來交換信息。

12、37、VHDL的PROCESS （進(jìn)程）語句是由順序語句組成的.但其本身卻是并行 語句。38、VHDL的并行信號賦值語句的賦值目標(biāo)必須都是39、VHDL的子程序有 過程 和函數(shù)兩種類型。40、VHDL的過程分為過程首和過程體兩部分，調(diào)用前需要將它們裝入程序包141、VHDL的函數(shù)分為函數(shù)首和函數(shù)體兩部分.調(diào)用前需要將它們裝入程序包中。42、元件例化是將預(yù)先設(shè)計好的設(shè)計實體作為一個 元件，連接到當(dāng)前設(shè)計實體中 一個指定的端口。43、程序包是用VHDL語言編寫的，其源程序也需要以.VHD文件類型保存。44、VHDL的源文件是用EDA工具的文本編輯方式輸入的，因此稱為文本輸入 設(shè)計法45、數(shù)字系統(tǒng)中

13、常用的LSI （大規(guī)模集成電路）可分為非用戶.定制電路（又稱為通用集成電路）、全用戶定制電路（又稱為專用集成電路和半用戶定制電路三種類型。46、可編程邏輯器件PLD屬于半用戶定制電路。47、利用EDA工具，設(shè)計者只需用 硬件描述語言來完成對系統(tǒng)功能的描述,然 后由計算機(jī)軟件自動完成設(shè)計處理，得到 PLD設(shè)計結(jié)果。48、 基于EDA技術(shù)的設(shè)計中，通常有兩種設(shè)計思路，一種是自頂向下的設(shè)計思路，一種是自底向上的設(shè)計思路。49、 IP核分為硬核、固核和軟核三種類型。50、 數(shù)字器件經(jīng)歷了從SSI> MSI> LSI到VLSI ,直到現(xiàn)在的SOC51、數(shù)字系統(tǒng)的實現(xiàn)主要可選擇兩類器件，一類是

14、可編程邏輯器件（ PLD）,另一類是專用集成電路（ASIC）。52、 基于FPGA/CPLD器件的數(shù)字系統(tǒng)設(shè)計主耍包括設(shè)計輸入、綜合FPGA/CPLD器件適配、仿真和編程下載等步驟。53、 設(shè)計輸入有多種表達(dá)方式，最常用的是原理圖方式和 HDL文本方式兩種。54、原理圖設(shè)計應(yīng)輸入源文件、然后創(chuàng)建工程、對設(shè)計進(jìn)行編譯，之后進(jìn)行波形 仿真。55、在QuartusII創(chuàng)建工程要設(shè)定有關(guān)內(nèi)容如工程名、目標(biāo)器件、選用的綜合器和仿真器等。56、在QuartusII中進(jìn)行波形仿真需進(jìn)行如下步驟：打開波形編輯器、輸入信號節(jié)點(diǎn)、編輯輸入信號波形、仿真器參數(shù)設(shè)置和觀察仿真結(jié)果。57、SPLD （簡單的可編程邏輯器

15、件）包括PROM、PLA、PAL和GAL四類器件。58、HDPLD （高密度可編程邏輯器件）主要包括 CPLD和FPGA兩類器件。59、PLD器件按照可以編程的次數(shù)可以分為一次性編程器件和可多次編程器件兩類。四、選擇題1、LIBRARY A;USE IEEE.STD_LOGIC_1164.ALL;A. IEEE B. STD2、ENTITY counter ISPORT（ Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR（2 DOWNTO 0）;END B;A. counter23 B. counter C. work3、ENTITY counter

16、 ISPORT（ Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);ARCHITECTURE a OF _B ISA. counter23 B. counter C. work4、 ARCHITECTURE a OF mux4 IS BEGINEND _A_；A. a B. b C. c5、 LIBRARY IEEE;A.ALL;A. STD_LOGIC_1164 B. IEEE_LOGIC_1164 C. WORK_LOGIC_11646、下列是一個四選一的數(shù)據(jù)選擇器的實體，S， A ， B ， C， D 是輸入端， Y 是

17、輸出端ENTITY multi_4v ISPORT(S:_A STD_LOGIC_VECTOR (1 DOWNTO 0);A,B,C,D :_A_ STD_LOGIC;Y :_B STD_LOGIC);END multi_4v;A. IN B . OUT C. BUFFER7、下面是一個計數(shù)器的實體，clk 是輸入端， q 是輸出端ENTITY countclr ISPORT(clk :_ASTD_LOGIC;q :CSTD_LOGIC_VECTOR(7 DOWNTO 0);END countclr;ARCHITECTURE one OF countclr ISBEGINA. IN B. OU

18、T C. BUFFER8、 ARCHITECTURE one OF multi_4v IS_BEND one;A. IN B. BEGIN C. END9、 PROCESS(clk)VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);_CIF clk'event AND clk='1' THENEND PROCESS;A. IN B. END C. BEGIN10、 CASE D ISWHEN 0_AS_C"0000001"-0A. => B. >= C. <=11、 IF clr='0&

19、#39; THEN qtmp:="00000000"ELSE qtmp:=qtmp+1;B;A. END PROCESS B. END IF C. BEGIN12、 IF j='0' AND k='0' THEN NULL;_C j='0' AND k='1' THENqtmp<='0'A. ELSEIF B. ELSE IF C. ELSIF13、 PROCESS(clk)VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF clk&#

20、39;event AND clk='1' THENIF clr='0' THEN qtmp_ C_"00000000"A. => B. >= C. :=14、 PROCESS(clk)_B qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF clk'event AND clk='1' THENIF clr='0' THEN qtmp<="00000000"A. VARIABLEC. BEGIN15、下面是循環(huán)移位寄存器的部分程序do

21、ut(4 DOWNTO 1)<=dout(3 DOWNTO 0);_C<=dout(4);A. dout(1)B. dout(3)C. dout(0)16、進(jìn)程(proces§語句是 BA.順序語句B.并行語句C.其它17、IF語句是AA.順序語句B.并行語句C.其它17、將設(shè)計的系統(tǒng)或電路按照EDA 開發(fā)軟件要求的某種形式表示出來，并送入計算機(jī)的過程稱為(A)。A.設(shè)計輸入B.設(shè)計輸出C.仿真D.綜合18、包括設(shè)計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線，生成編程數(shù)據(jù)文件等操作的過程稱為 ( B ) 。19、在設(shè)計輸入完成之后，應(yīng)立即對設(shè)計文件進(jìn)行( B )。

22、20、 在設(shè)計處理過程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件， 對于 CPLD 來說是產(chǎn)生( A )文件。A.熔絲圖B.位流數(shù)據(jù)C.圖形 D.仿真21、 在設(shè)計處理過程中文件可產(chǎn)生供器件編程使用的數(shù)據(jù)文件， 對于 FPGA 來說 是生成( B )文件。A.熔絲圖B.位流數(shù)據(jù)C.圖形 D.仿真22、在EDA 工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（ B ）。23、在 EDA 上具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為 （ C） 。24、一個能為VHDL 綜合器接受，并能作為一個獨(dú)立的設(shè)計單元的完整VHDL程序稱為（ C ） 。A.設(shè)計輸入B.設(shè)計輸出C.設(shè)計實體D.設(shè)計結(jié)構(gòu)25

23、、 VHDL 的設(shè)計實體可以被高層次的系統(tǒng)（ D ） ，成為系統(tǒng)的一部分。A.輸入B.輸出 C.仿真D.調(diào)用26、 VHDL 常用的庫是（ A ）標(biāo)準(zhǔn)庫。A.IEEETDC.WORKD.PACKAGE27、在 VHDL 的端口聲明語句中，用（ A ）聲明端口為輸入方向。A.INC.INOUT R28、在 VHDL 的端口聲明語句中，用（ B ）聲明端口為輸出方向。A.INC.INOUTR29、在 VHDL 的端口聲明語句中，用（ C ）聲明端口為雙向方向。A.INC.INOUTR30、在VHDL中，16#FE#屬于（B ）文字。31、在 VHDL 標(biāo)識符命名規(guī)則中，以（ A ）開頭的標(biāo)識符是正

24、確的。32、在 VHDL 中，（ D ）的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時的行為。33、在 VHDL 中，（ A ）的數(shù)據(jù)傳輸不是立即發(fā)生的，目標(biāo)信號的賦值是需要一定延時時間。34、在VHDL 中，為目標(biāo)變量的賦值符號是（ C ） 。A.= ：B.= C.:=D.<=35、在VHDL 中，為目標(biāo)信號的賦值符號是（ D ） 。A.= ：B.= C. :=D.<=36、在VHDL 的 IEEE 標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位數(shù)據(jù)STD_LOGIC 有（ D ）種邏輯值。B.3C.837、在 VHDL 的 IEEE 標(biāo)準(zhǔn)庫中，預(yù)定義的位數(shù)據(jù)類型BIT 有（ A ）種邏輯值。B.3C.8

25、38、在VHDL 中，用語句（ B ）表示檢測 clock 的上升沿。 event event and clock= 1 C.clock= 1 event and clock= 039、在VHDL 中，用語句（ D ）表示檢測 clock 的下降沿。 event event and clock= 1 C.clock= 0 event and clock= 040、在 VHDL 中， IF 語句中至少應(yīng)有1 個條件句，條件句必須由（ C ）表達(dá)式構(gòu)成。41、 在 VHDL 的 CASE 語句中， 條件句中的“ => ” 不是操作符， 它只相當(dāng)于（ B ）的作用。42、在 VHDL 的 FO

26、R-LOOP 語句中的循環(huán)變量是一個臨時變量，屬于 LOOP 語句的局部變量， （ B ）事先聲明。A.必須43、在 VHDL 中，含 WAIT 語句的進(jìn)程PROCESS 的括弧中（ B ）再加敏感信號，否則是非法的。A.可以44、在 VHDL 的并行語句之間，可以用（ C ）來傳送往來信息。A.變量45、在VHDL中，PROCESS結(jié)構(gòu)是由（ A ）語句組成的。A.順序46、 VHDL 的塊語句是并行語句結(jié)構(gòu)，它的內(nèi)部是由（ C ）語句構(gòu)成的。A.順序和并行47、在 VHDL 中，條件信號賦值語句 WHEN ELSE 屬于（ C ）語句。A.順序兼并行48、在元件例化（COMPONENT ）

27、語句中，有（ D ）符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號名與 PORT MAP （ ）中的信號名關(guān)聯(lián)起來。A.= B. :=C.<=D.=>49、 VHDL 的 WORK 庫是用戶設(shè)計的現(xiàn)行工作庫，用于存放（ A ）的工程項 目。A. 用戶自己設(shè)計50、 在VHD印言中，下列對進(jìn)程（PROCESSi§句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是： DA. PROCESS一無限循環(huán)語句B.敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動C.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D.進(jìn)程由說明語句部分、并行語句部分和敏感信號參數(shù)表三部分組成51、 下面對利用

28、原理圖輸入設(shè)計方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計， 哪一種說法是正確的： BA原理圖輸入設(shè)計方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計B.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法C.原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述D.原理圖輸入設(shè)計方法不適合進(jìn)行層次化設(shè)計52、對于信號和變量的說法，哪一個是不正確的： AA.信號用于作為進(jìn)程中局部數(shù)據(jù)存儲單元B.變量的賦值是立即完成的C.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號的賦值符號不一樣53、VHDLS言共支持四種常用庫，其中哪種庫是用戶的 VHD段計現(xiàn)行工作庫：DA. IEEE 庫B. VITAL 庫C. STD庫D. WORK作庫5

29、4、下列語句中，不屬于并行語句的是： BA.進(jìn)程語句B. CASES旬C.元件例化語句D. WHENELSE語句55、IP核在EDAg術(shù)和開發(fā)中具有十分重要的地位；提供用 VHD由硬件描述語 言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的 IP核為。A56、綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中， 是錯誤的。Da）綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；b）綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；c）為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜 合約束；d）綜合可理解為，將軟件描述與給定的硬

30、件結(jié)構(gòu)用電路網(wǎng)表文件表示的映 射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。57、大規(guī)?？删幊唐骷饕?FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作 原理的描述中，正確的是 C oa） FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；b） FPGA是全稱為復(fù)雜可編程邏輯器件；c）基于SRAM勺FPGAS件，在每次上電后必須進(jìn)行一次配置；d)在Altera公司生產(chǎn)的器件中，MAX7000C歹1屬FPGA結(jié)構(gòu)。58、進(jìn)程中的變量賦值語句，其變量更新是。 Aa) 立即完成；b) 按順序完成；c) 在進(jìn)程的最后完成；都不對。59、 VHDL 語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體(電路模塊)

31、包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述。 Da) 器件外部特性；b) 器件的綜合約束；c) 器件外部特性與內(nèi)部功能；d) 器件的內(nèi)部功能。60、不完整的IF 語句，其綜合結(jié)果可實現(xiàn)。 AA. 時序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路61、下列EDA 軟件中，哪一個不具有邏輯綜合功能： 。 BA. Max+Plus IIB. ModelSimC. Quartus IISynplify62、 進(jìn)程中的信號賦值語句，其信號更新是_C。a) 按順序完成；b) 比變量更快完成；c) 在進(jìn)程的最后完成；都不對。五、簡答題1、簡述元件例化語句的作用，組成及格式。答：把已經(jīng)設(shè)計好的設(shè)計實體稱

32、為一個元件或一個模塊，它可以被高層次的設(shè)計引用。引用時就會用到元件聲明和元件例化語句。二者缺一不可。1)元件聲明COMPONEN宙件實體名PORT (元件端口信息)；END COMPONE；NT2)元件例化例化名：元件名 PORT MAP (端口列表)2、簡述VHDL的程序結(jié)構(gòu)答：1） USE定義區(qū)2） PACKAGE義區(qū)3） ENTITY定義區(qū)4） ARCHITECTURE義區(qū)5） CONFIGURATION義區(qū)3、寫出ENTITY定義區(qū)的命令格式，并敘述它的作用是什么？答：格式： ENTITY 實體名ISPORT （端口表）；END ENTITY實體名；實體說明作用：用來描述電路器件的外部

33、情況及各信號端口的基本性質(zhì)。4、寫出ARCHITECTUF定義區(qū)的命令格式，并敘述它的作用是什么？答：格式： ARCHITECTURE結(jié)構(gòu)體名 OF 實體名IS 說明語句；BEGIN并行語句；END ARCHITECTURE結(jié)構(gòu)體名;作用：通過若干并行語句來描述設(shè)計實體的邏輯功能（行為描述）或內(nèi)部電 路結(jié)構(gòu)（結(jié)構(gòu)描述），從而建立設(shè)計實體輸出與輸入之間的關(guān)系。5、VHD*程序有什么作用？它有哪兩種方式？答：子程序（Subprogram作用：由一組順序語句組成，是為了在程序中重 復(fù)使用而設(shè)立的。VHD葉的子程序包括過程（PROCEDURE口函數(shù)（FUNCTION 等兩類6、簡述CPLD的結(jié)構(gòu)。答：

34、CPLD的基本結(jié)構(gòu)由可編程邏輯陣列（LAB）、可編程I/O控制模塊和可編程內(nèi)部連線（PIA）等三部分組成。1 .可編程邏輯陣列（LAB）可編程邏輯陣列又若干個可編程邏輯宏單元（Logic Macro Cell, LMC ）組成，LMC內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路， 能獨(dú)立地配置為時序或組合工作方式2,可編程I/O單元（IOC）CPLD 的 I/O 單元（ Input/Output Cell， IOC） ，是內(nèi)部信號到 I/O 引腳的接口部分。 根據(jù)器件和功能的不同， 各種器件的結(jié)構(gòu)也不相同。 由于陣列型器件通常只有少數(shù)幾個專用輸入端，大部分端口均為 I/O 端，而

35、且系統(tǒng)的輸入信號通常需要鎖存。因此I/O 常作為一個獨(dú)立單元來處理。3可編程內(nèi)部連線（ PIA ）可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和 I/O 單元之間提供互連網(wǎng)絡(luò)。 各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號， 并將宏單元的信號送目的地。 這種互連機(jī)制有很大的靈活性， 它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計。7、 PLD 有那幾種編程技術(shù)?答：（1）熔絲（Fuse和反火§絲（Anti-fuse）編程技術(shù)熔絲編程技術(shù)是用熔絲作為開關(guān)元件， 這些開關(guān)元件平時 （在未編程時） 處于連通狀態(tài)， 加電編程時， 在不需要連接處將熔絲熔斷， 保留在器件內(nèi)的熔絲模

36、式?jīng)Q定相應(yīng)器件的邏輯功能。反熔絲編程技術(shù)也稱熔通編程技術(shù)， 這類器件是用逆熔絲作為開關(guān)元件。 這些開關(guān)元件在未編程時處于開路狀態(tài)， 編程時， 在需要連接處的逆熔絲開關(guān)元件兩端加上編程電壓， 逆熔絲將由高阻抗變?yōu)榈妥杩梗?實現(xiàn)兩點(diǎn)間的連接， 編程后器件內(nèi)的反熔絲模式?jīng)Q定了相應(yīng)器件的邏輯功能。（ 2）浮柵型電可寫紫外線擦除編程技術(shù)浮柵管相當(dāng)于一個電子開關(guān)， 加電寫入， 電壓脈沖消除后， 浮柵上的帶電粒子可以長期保留； 當(dāng)浮柵管受到紫外光照射時， 擦除所記憶的信息， 而為重新編 程做好準(zhǔn)備。（ 3）浮柵型電可寫電擦除編程技（E2PROM）編程和擦除都是通過在漏極和控制柵極上加入一定幅度和極性的電脈沖

37、來實現(xiàn)，可由用戶在 “現(xiàn)場 ”用編程器來完成。（ 4） SRAM 編程技術(shù)與浮柵型熔絲結(jié)構(gòu)基本相同。 SRAM 編程技術(shù)是在FPGA 器件中采用的主要編程工藝之一。 SRAM 型的 FPGA 是易失性的，斷電后其內(nèi)部編程數(shù)據(jù)（構(gòu)造代碼）將丟失，需在外部配接ROM 存放 FPGA 的編程數(shù)據(jù)。8、 什么是邊界掃描技術(shù)?其原理是什么 ?答：邊界掃描測試技術(shù)（ Boundary Scan Testing， BST） ，主要用于解決可編程邏輯器件芯片的測試問題。這種測試可在器件正常工作時捕獲功能數(shù)據(jù)。 器件的邊界掃描單元能夠迫使邏輯追蹤引腳信號， 或是從引腳或器件核心邏輯信號中捕獲數(shù)據(jù)。 強(qiáng)行加入的測

38、試數(shù)據(jù)串行地移入邊界掃描單元， 捕獲的數(shù)據(jù)串行移出并在器件外部同預(yù)期的結(jié) 果進(jìn)行比較。標(biāo)準(zhǔn)的邊界掃描測試只需要五根信號線，即TDI （測試數(shù)據(jù)輸入）、TDO （測試數(shù)據(jù)輸出） 、 、 TRST （測試復(fù)位輸入）TMS （測試模式選擇）和TCK （測試時鐘輸入） ， TRST 能夠?qū)﹄娐钒迳纤兄С诌吔鐠呙璧男酒瑑?nèi)部邏輯和邊界管腳 進(jìn)行測試。應(yīng)用邊界掃描技術(shù)能夠增強(qiáng)芯片、電路板甚至系統(tǒng)的可測試性。9、 簡述 FPGA 的結(jié)構(gòu)。答： FPGA 由可編程邏輯塊（ CLB） 、輸入/輸出模塊（IOB ）及可編程互連資源（PIR）等三種可編程電路和一個 SRAM結(jié)構(gòu)的配置存儲單元組成。1可編程邏輯塊（

39、CLB ）CLB 主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。2輸入/輸出模塊（IOB ）IOB 主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個 IOB 控制一個引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。3可編程互連資源（PIR）PIR 由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。實現(xiàn)FPGA 內(nèi)部的 CLB 和 CLB 之間、 CLB 和 IOB 之間的連接。10、 設(shè)計時怎樣選擇CPLD 和 FPGA 器件 ?答：從以下幾個方面進(jìn)行選擇：1邏輯單元CPLD中的邏輯單元是大單元，通常其變量數(shù)約2028個。FPGA邏輯

40、單元是小單元，其輸入變量數(shù)通常只有幾個，2內(nèi)部互連資源與連線結(jié)構(gòu)FPGA 單元小、互連關(guān)系復(fù)雜，所以使用的互連方式較多。 CPLD 不采用分段互連方式，它使用的是集總總線。3編程工藝CPLD 屬于只讀（ ROM ）型編程，可以反復(fù)編程，但它們一經(jīng)編程，片內(nèi)邏輯就被固定，如果數(shù)據(jù)改變就要進(jìn)行重新擦寫。 FPGA 芯片采用 RAM 型編程，功耗低， 但掉電后信息不能保存， 必須與存儲器聯(lián)用。 每次上電時須先對芯片配置，然后方可使用。4規(guī)模邏輯電路在中小規(guī)模范圍內(nèi)， 選用 CPLD 價格較便宜， 能直接用于系統(tǒng)。 對 于大規(guī)模的邏輯設(shè)計,則多采用FPGA.5. FPGA和CPLD封裝形式的選擇FPG

41、A 和 CPLD 器件的封裝形式很多。同一型號的器件可以多種不同的封裝。11、 數(shù)字系統(tǒng)的設(shè)計有哪幾個步驟 ?答：數(shù)字系統(tǒng)設(shè)計過程可分為以下幾個設(shè)計步驟：系統(tǒng)設(shè)計、芯片設(shè)計、電路設(shè)計、 PCB 設(shè)計、結(jié)構(gòu)設(shè)計及電路調(diào)試和系統(tǒng)調(diào)試。（ 1）系統(tǒng)設(shè)計系統(tǒng)設(shè)計是數(shù)字系統(tǒng)設(shè)計的最高層次。 系統(tǒng)設(shè)計主要任務(wù)是將設(shè)計要求轉(zhuǎn)換為明確的、可實現(xiàn)的功能和技術(shù)指標(biāo)，確定可行的技術(shù)方案，且在系統(tǒng)一級（頂層） 進(jìn)行功能和技術(shù)指標(biāo)的描述。 這類描述一般通過文字來表示就可以， 不會用VHDL 來描述。（ 2）電路設(shè)計電路設(shè)計主要是確定實現(xiàn)系統(tǒng)功能的算法和電路形式， 在電路級對系統(tǒng)的功能進(jìn)行描述。 在傳統(tǒng)的采用分立元件及中

42、、 小規(guī)模集成電路進(jìn)行邏輯設(shè)計時， 往往采用傳統(tǒng)的手工設(shè)計方法。所需的元器件種類多、數(shù)目大；調(diào)試復(fù)雜，難于修改；設(shè)計無靈活性可言。這里基于 FPGA/ CPLD 數(shù)字系統(tǒng)的電路設(shè)計和傳統(tǒng)電路設(shè)計方法有本質(zhì)的區(qū)別，只是層次化設(shè)計理念一樣。（ 3）芯片設(shè)計通過對芯片的設(shè)計與編程， 實現(xiàn)電路設(shè)計所確定的算法和電路形式。 即設(shè)計ASIC 。芯片級的基本組成是處理器、存儲器、各種接口、時序控制器等。設(shè)計者首先根據(jù)系統(tǒng)設(shè)計的功能模塊劃分并進(jìn)行描述， 把功能模塊放到芯片中進(jìn)行設(shè)計， 再用它們的連接來構(gòu)成整個芯片， 從而用單片或幾片 FPGA/CPLD 實現(xiàn)系統(tǒng)的主要功能。（ 4）電路板級設(shè)計電路板級設(shè)計簡稱

43、 PCB 設(shè)計，它是在芯片設(shè)計的基礎(chǔ)上，通過對芯片和其他電路元件之間的連接， 把各種元器件組合起來構(gòu)成完整的電路系統(tǒng)；并且依照電路性能、機(jī)械尺寸、器件封裝形式、工藝及環(huán)境要求，確定電路板的尺寸、形狀，進(jìn)行元器件的布局、布線。（ 5）電路調(diào)試和系統(tǒng)調(diào)試數(shù)字系統(tǒng)設(shè)計必須進(jìn)行電路調(diào)試和系統(tǒng)調(diào)試， 其目的是檢查設(shè)計中存在的問題。當(dāng)然，隨著EDA 技術(shù)的發(fā)展，新的技術(shù)和工具總是引入新的方法，電路和系統(tǒng)仿真成為系統(tǒng)設(shè)計的主要手段， 電路調(diào)試和系統(tǒng)調(diào)試在某種程度上前移， 使最后的硬件調(diào)試變的簡單和容易。 但是， 電路和系統(tǒng)的硬件調(diào)試是不可缺少的步驟。（ 6）結(jié)構(gòu)設(shè)計結(jié)構(gòu)設(shè)計包括機(jī)箱和面板設(shè)計。 結(jié)構(gòu)設(shè)計屬于

44、工藝和工業(yè)造型的問題， 目的是獲得較好的電氣、機(jī)械性能和美觀的外形。一般采用計算機(jī)輔助工藝規(guī)劃（ CAPP） 、 機(jī)械三維實體等設(shè)計軟件來實現(xiàn)。 有時這一步驟與其它設(shè)計步驟并行進(jìn)行。12、 什么叫功能仿真？什么叫模擬仿真？、兩者有什么區(qū)別？答： 功能仿真又稱前仿真， 是在不考慮器件延時的理想情況下的一種項目驗證方法， 通過功能仿真來驗證一個項目的邏輯功能是否正確。 時序仿真又稱模擬仿真或后仿真， 是在考慮設(shè)計項目具體適配器件的各種延時的情況下的一種項目驗證方法。 時序仿真不僅測試邏輯功能， 還測試目標(biāo)器件最差情況下的時間關(guān)系。13、在數(shù)字系統(tǒng)設(shè)計中鎖定引腳的作用是什么？答：將設(shè)計文件中的輸入、

45、輸出信號定位到所選器件的具體物理管腳上。14 . 簡述面向 FPGA/CPLD 的 EDA 工程的設(shè)計流程。答： EDA 的工程設(shè)計流程如下：第一步需要進(jìn)行“設(shè)計輸入” ，即用一定的邏輯表達(dá)手段將設(shè)計表達(dá)出來；第二步要進(jìn)行“邏輯綜合” ，就是將電路的高級語言描述轉(zhuǎn)換成低級的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件；第三步要進(jìn)行“目標(biāo)器件的適配”。在選定的目標(biāo)器件中建立這些基本邏輯電路 及對應(yīng)關(guān)系（邏輯實現(xiàn)）；第四步要進(jìn)行目標(biāo)器件的編程與下載。將由 FPGA/CPLD適配器產(chǎn)生的配置/下 載文件通過編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中；最后，要進(jìn)行硬件仿

46、真/硬件測試，驗證有關(guān)設(shè)計結(jié)果與設(shè)計構(gòu)想是否相符。（15 .簡述傳統(tǒng)設(shè)計方法與EDA方法的區(qū)別。答：傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是 自下而上的設(shè)計方法，是以固定功能元件為基 礎(chǔ)，基于電路板的設(shè)計方法，主要 設(shè)計文件是電路原理圖?，F(xiàn)代數(shù)字系統(tǒng)的設(shè)計采用EDA方法，EDA方法是一種自上而下的設(shè)計方法， 其方案設(shè)計與驗證、系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程等均由EDA 工具一體化完成。傳統(tǒng)設(shè)計方法由于它首先進(jìn)行的是底層設(shè)計，因此缺乏對整個系統(tǒng)總體性能的把握。系統(tǒng)規(guī)模越大，復(fù)雜度越高，其缺點(diǎn)越突出：設(shè)計依賴于設(shè)計師的經(jīng)驗， 設(shè)計依賴于現(xiàn)有的通用元器件；設(shè)計后期的仿真不容易實現(xiàn)和調(diào)試復(fù)雜；自下而上設(shè)計

47、思想的局限；設(shè)計實現(xiàn)周期長，靈活性差，耗時耗力，效率低下。EDA技術(shù)極大降低了硬件電路設(shè)計難度，為電子系統(tǒng)設(shè)計帶來如下變化： 設(shè)計效率提高，設(shè)計周期縮短；設(shè)計質(zhì)量提高；設(shè)計成本降低；能充分發(fā)揮設(shè)計 人員的創(chuàng)造性，設(shè)計成果的重用性大大提高，省去了不必要的重復(fù)勞動。16 .什么叫功能仿真？什么叫模擬仿真？、兩者有什么區(qū)別？答：功能仿真又稱前仿真，是在不考慮器件延時的理想情況下的一種項目驗證方 法，通過功能仿真來驗證一個項目的邏輯功能是否正確。時序仿真又稱模擬仿真或后仿真，是在考慮設(shè)計項目具體適配器件的各種延時的 情況下的一種項目驗證方法。時序仿真不僅測試邏輯功能，還測試目標(biāo)器件最差情況下的時間關(guān)系

48、。六、解釋程序 （30分）要求：1 .解釋帶有下劃線的語句。2 .畫出該程序的引腳示意圖。3 .說明該程序邏輯功能。程序一library ieee;定義庫use ieee.std_logic_1164.all;ENTITY mux21 is義實體 port（a,b,s:in bit;y:out bit);end mux21a;architecture one of mux21 is 定義結(jié)構(gòu)體begin y<=a when s='0' else b;end one;程序二library ieee;use ieee.std_logic_1164.all;entity bij

49、iao islport(dat1,dat2:in std_logic_vector(3 downto 0);dat3,dat4:in std_logic_vector (3 downto 0);out1,out2:out std_logic_vector(3 downto 0);end bijiao;architecture one of bijiao isfunction max(a,b:in std logic vector) 函數(shù)體，參數(shù)： a, b,輸入，數(shù)據(jù)類型 一 一returnstd_logic_vector isvariable temp: std_logic_vector(3

50、 downto 0);定義變量begin if a>b then temp:=a;else temp:=b;end if;return temp;返回 tempend max;函數(shù)體結(jié)束beginout1<=max(dat1,dat2);調(diào)用函數(shù) max ( ) X-俏返回 out1out2<=max(dat3,dat4)L end one;解釋程序要求：4 .解釋帶有下劃線的語句。5 .畫出該程序的原理圖符號。6 .說明該程序邏輯功能。7 .改用 WITH_SELECT_WHEN語句編寫下列程序。Library ieee;Use ieee.std_logic_1164.al

51、l;定義元件庫entity qk_11 isport( a,b,c,d,en:in std_logic;s:in std_logic_vector(1 downto 0);輸入信號 s 是兩位的輸入總線op:out std_logic );end qk_11;architecture ar_1 of qk_11 issignal f:std_logic_vector(2 downto 0);beginf<=en&s; 將輸入信號 en和s連接賦值給 fprocess (f)敏感信號f的變化將啟動進(jìn)程 processbegincase f iswhen"100"

52、=>op<=a;when"101"=>op<=b;when"110"=>op<=c;when others=>op<=d;其他情況，將輸入信號 d 賦值給 opend case;end process;end ar_1;oI'邏輯功能是：帶有使能端en的四選一數(shù)據(jù)選擇器。用WITH_SELECT_WHEN語句編寫上述程序：Library ieee;Use ieee.std_logic_1164.all;entity qk_11 isport( a,b,c,d,en:in std_logic;s:in

53、 std_logic_vector(1 downto 0);op:out std_logic );end qk_11;architecture ar_1 of qk_11 issignal f:std_logic_vector(2 downto 0);beginf<=en&s;with f selectop<=a when "100",b when "101",c when "110", d when others;end ar_1;七、編程題20分(每題10分)1 .用VHDL語言編寫2位帶進(jìn)位的加法器(原理圖如

54、下)library ieee;use ieee.std_logic_1164.all;ENTITY adder_2 isport(a1,a0,b1,b0,ci:in std_logic;s1,s2,co:out std_logic); end adder_2;architecture one of adder_2 iscomponent adder_1port(x,y,cin:in std_logic;cout,sum:out std_logic);end component;signal temp:std_logic;beginu1:adder_1 port map(a1,a0,ci,tem

55、p,s1);u2:adder_1 port map(b1,b0,temp,co,s2);end one;2 .用CASE語句編寫2-4譯碼器AYO3-BY1G1V2G2ANG伽Y3<LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder2_4 ISPORT(A1, A0,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END decoder2_4;ARCHITECTURE fun OF decoder2_4 ISSIGNAL indata: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINindata <= C&B&A;encoder:PROCESS (indata, G1, G2A,G2B)BEGINIF (G1='1' AND G2A='0' AND G2B='0') THENCASE indata ISWHEN "00"=>Y<="1110"WHEN "01"=>