《數(shù)字電子技術(shù)項(xiàng)目教程》項(xiàng)目2 多數(shù)表決器電路設(shè)計(jì)與制作

1、項(xiàng)目2 多數(shù)表決器電路設(shè)計(jì)與制作2.1 項(xiàng)目描述n本項(xiàng)目是以組合邏輯電路的設(shè)計(jì)方法，用基本門電路的組合來完成具有多數(shù)表決功能的電路。n項(xiàng)目要求n用基本集成門電路設(shè)計(jì)制作三人表決器，3人中至少有2人同意，提案通過，否則提案不通過。n當(dāng)表決某項(xiàng)提案時(shí)，同意則按下對(duì)應(yīng)的開關(guān)，不同意則不按。表決結(jié)果用LED燈顯示，如果燈亮，則提案通過，不通過LED燈不亮。2.2 項(xiàng)目資訊n2.2.1 基本邏輯運(yùn)算n邏輯代數(shù)運(yùn)算規(guī)則 n邏輯代數(shù)的運(yùn)算優(yōu)先順序是：先算括號(hào)，再算非運(yùn)算，然后是與運(yùn)算，最后是或運(yùn)算。邏輯代數(shù)運(yùn)算的規(guī)則有n1）代入規(guī)則n2）反演規(guī)則n3)對(duì)偶規(guī)則3.邏輯函數(shù)的表示方法n1）邏輯表達(dá)式 n2）真

2、值表 n3）卡諾圖n4）邏輯圖n5）波形圖4.邏輯函數(shù)表達(dá)式n1）邏輯函數(shù)表達(dá)式的表示形式 n與-或表達(dá)式；或-與表達(dá)式；與非-與非表達(dá)式；或非-或非表達(dá)式；與或非表達(dá)式。n2）邏輯函數(shù)的最簡(jiǎn)與或表達(dá)式n（1)乘積項(xiàng)個(gè)數(shù)最少。n（2)每個(gè)乘積項(xiàng)中的變量個(gè)數(shù)也最少。3）邏輯函數(shù)的最小項(xiàng)表達(dá)式n（1）最小項(xiàng)的定義n（2）最小項(xiàng)的編號(hào)n（3）邏輯函數(shù)的最小項(xiàng)表達(dá)式n如一個(gè)與或邏輯表達(dá)式中的每一個(gè)與項(xiàng)都是最小項(xiàng)，則該邏輯表達(dá)式稱作標(biāo)準(zhǔn)與或式，又稱為最小項(xiàng)表達(dá)式。 2.2.2公式法化簡(jiǎn)邏輯函數(shù)n運(yùn)用邏輯代數(shù)的基本定律和公式對(duì)邏輯函數(shù)式進(jìn)行化簡(jiǎn)的方法稱為代數(shù)化簡(jiǎn)法，基本方法有以下幾種。n1.并項(xiàng)法n運(yùn)用基

3、本公式，將兩項(xiàng)合并為一項(xiàng)，同時(shí)消去一個(gè)變量。n2.吸收法n運(yùn)用吸收律和，消去多余項(xiàng)。n3.消去法n利用 消去多余因子。n4.配項(xiàng)法n在不能直接運(yùn)用公式、定律化簡(jiǎn)時(shí)，可通過乘 或 進(jìn)行配項(xiàng)后再化簡(jiǎn)。n例如BABAA1 AA0 AABACACBCCBABCAACBCBACBACACBCBACABAACBCACBBBCACBCACBCAY)()1 ()1 ()()(2.2.3卡諾圖法化簡(jiǎn)邏輯函數(shù)n1相鄰最小項(xiàng)n如果兩個(gè)最小項(xiàng)中只有一個(gè)變量為互反變量，其余變量均相同時(shí)，則這兩個(gè)最小項(xiàng)為邏輯相鄰，并把它們稱為相鄰最小項(xiàng)，簡(jiǎn)稱相鄰項(xiàng)。 n2卡諾圖n卡諾圖又稱為最小項(xiàng)方格圖。用2n個(gè)小方格表示n個(gè)變量的2n

4、個(gè)最小項(xiàng)，并且使相鄰最小項(xiàng)在幾何位置上也相鄰，按這樣的相鄰要求排列起來的方格圖叫做n個(gè)變量最小項(xiàng)卡諾圖，這樣相鄰原則又稱為卡諾圖的相鄰性。3.用卡諾圖表示邏輯函數(shù)n在具體填寫一個(gè)邏輯函數(shù)的卡諾圖時(shí)，將邏輯函數(shù)表達(dá)式或其真值表所確定的最小項(xiàng)，在其對(duì)應(yīng)卡諾圖的小方格內(nèi)填入函數(shù)值1；表達(dá)式中沒出現(xiàn)的最小項(xiàng)或真值表中函數(shù)值為0的最小項(xiàng)所對(duì)應(yīng)的小方格內(nèi)填入函數(shù)值0。為了簡(jiǎn)明起見，小方格內(nèi)的函數(shù)值為0時(shí)，常保留成空白，什么也不填。n【例2-5】畫出邏輯函數(shù)的卡諾圖。），151312965410()(mABCDYn解：這是一個(gè)四變量的邏輯函數(shù)，首先要畫出四變量卡諾圖的一般形式，然后在最小項(xiàng)編號(hào)為 0，1，4

5、，5，6，9，12, 13 ,15 的小方格內(nèi)填入1，其余小方格內(nèi)填入0或空著，即得到了該邏輯函數(shù)的卡諾圖。4用卡諾圖化簡(jiǎn)邏輯函數(shù)n1）最小項(xiàng)合并規(guī)律n（1）只有相鄰最小項(xiàng)才能合并。n（2）兩相鄰最小項(xiàng)可以合并為一個(gè)與項(xiàng)，同時(shí)消去一個(gè)變量。四個(gè)相鄰最小項(xiàng)合并為一個(gè)與項(xiàng)，同時(shí)消去兩個(gè)變量。2n個(gè)相鄰最小項(xiàng)合并為一個(gè)與項(xiàng)，同時(shí)消去n個(gè)變量。n（3）合并相鄰最小項(xiàng)時(shí)，消去的是相鄰最小項(xiàng)中互反變量，保留的是相鄰最小項(xiàng)中的共有變量，并且合并的相鄰最小項(xiàng)越多，消去的變量也越多，化簡(jiǎn)后的與項(xiàng)就越簡(jiǎn)單。 2）用卡諾圖化簡(jiǎn)邏輯函數(shù)的原則n（1）每個(gè)包圍圈內(nèi)相鄰1方格的個(gè)數(shù)一定是2n個(gè)方格，即只能按1、2、4、8

6、、16個(gè)1方格的數(shù)目畫包圍圈。n（2）同一個(gè)1方格可以被不同的包圍圈重復(fù)包圍多次，但新增的包圍圈中必須有原先沒有被圈過的1方格。n（3）包圍圈中的相鄰1方格的個(gè)數(shù)盡量多，這樣可消去的變量多。n（4）包圍圈的個(gè)數(shù)盡量少，這樣得到的邏輯函數(shù)的與項(xiàng)少。n（5）注意卡諾圖的循環(huán)鄰接特性。同一行最左與最右方格中的最小項(xiàng)相鄰，同一列的最上與最下方格中的最小項(xiàng)相鄰。n【例題2-7】試用卡諾圖化簡(jiǎn)邏輯函數(shù)。n解：（1）畫出卡諾圖如圖2-8所示。n（2）化簡(jiǎn)卡諾圖。化簡(jiǎn)卡諾圖時(shí)，一般先圈獨(dú)立的1方格，再圈僅兩個(gè)相鄰的1方格，再圈僅4個(gè)相鄰的1方格，依次類推。n（3）合并包圍圈的最小項(xiàng)，寫出最簡(jiǎn)與或表達(dá)式。），1

7、5,13,12,11, 9 , 6 , 5 , , 10()(mABCDYADDCCABCBADBCAY5化簡(jiǎn)具有無關(guān)項(xiàng)的邏輯函數(shù)n1）約束項(xiàng)、任意項(xiàng)和無關(guān)項(xiàng)n在許多實(shí)際問題中，有些變量取值組合是不可能出現(xiàn)的，這些取值組合對(duì)應(yīng)的最小項(xiàng)稱為約束項(xiàng)。而在有的情況下，邏輯函數(shù)在某些變量取值組合出現(xiàn)時(shí)，對(duì)邏輯函數(shù)值并沒有影響，這些變量取值組合對(duì)應(yīng)的最小項(xiàng)稱為任意項(xiàng)。約束項(xiàng)和任意項(xiàng)統(tǒng)稱為無關(guān)項(xiàng)。n2）利用無關(guān)項(xiàng)化簡(jiǎn)邏輯函數(shù)n在邏輯函數(shù)中，無關(guān)項(xiàng)用“d”表示，在卡諾圖相應(yīng)的方格中填入“”或“”。根據(jù)需要，無關(guān)項(xiàng)可以當(dāng)作1方格，也可以當(dāng)作0方格，以使化簡(jiǎn)的邏輯函數(shù)式為最簡(jiǎn)式為準(zhǔn)。2.2.4組合邏輯門電路n1

8、組合邏輯電路的基本概念n在數(shù)字邏輯電路中，如果一個(gè)電路在任何時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與電路的原有狀態(tài)無關(guān)，則該電路稱為組合邏輯電路。2 2組合邏輯電路分析組合邏輯電路分析n1）組合邏輯電路的分析步驟n（1）由給定邏輯電路寫出其輸出邏輯函數(shù)表達(dá)式。n（2)對(duì)輸出邏輯表達(dá)式進(jìn)行化簡(jiǎn)。n（3)根據(jù)輸出邏輯表達(dá)式列真值表。n（4)說明邏輯電路的功能。n【例2-11】分析圖所示的組合邏輯電路。n解：（1）根據(jù)邏輯電路寫出輸出邏輯函數(shù)表達(dá)式。由圖可得ABY 1ABAYAY12ABBYBY13n由此可得電路的輸出邏輯函數(shù)表達(dá)式為n（2)根據(jù)邏輯函數(shù)表達(dá)式列真值表。BABABAABBABAY

9、YY32ABY0000111011103.組合邏輯電路的設(shè)計(jì)n1）設(shè)計(jì)方法n（1）分析設(shè)計(jì)要求，列真值表。n（2）根據(jù)真值表寫出邏輯表達(dá)式。n（3）化簡(jiǎn)邏輯表達(dá)式。n（4）根據(jù)邏輯表達(dá)式畫出邏輯電路圖。4.組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)n1）競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象n在組合邏輯電路中，把信號(hào)在網(wǎng)絡(luò)中傳輸存在時(shí)差的現(xiàn)象稱為“競(jìng)爭(zhēng)”。n大多數(shù)組合邏輯電路都存在競(jìng)爭(zhēng)，但有的競(jìng)爭(zhēng)并無害處，而有的競(jìng)爭(zhēng)會(huì)使真值表所述的邏輯關(guān)系遭到短暫的破壞，并在輸出產(chǎn)生尖峰脈沖(毛刺)，這種現(xiàn)象稱為產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)。n邏輯競(jìng)爭(zhēng)產(chǎn)生的冒險(xiǎn)現(xiàn)象也稱邏輯險(xiǎn)象。n2.）冒險(xiǎn)現(xiàn)象的識(shí)別n在輸入變量每次只有一個(gè)改變狀態(tài)、其余變量取特定值(0或1)的簡(jiǎn)單

10、情況下，若組合邏輯電路輸出函數(shù)表達(dá)式為下列形式之一，則存在邏輯險(xiǎn)象。AAYAAY 存在0型險(xiǎn)象 存在1型險(xiǎn)象3）.邏輯險(xiǎn)象的消除方法n通過增加冗余項(xiàng)：n使函數(shù)在任何情況下都不可能出現(xiàn)和的情況，從而達(dá)到消除險(xiǎn)象的目的。n加選通脈沖：n對(duì)輸出可能產(chǎn)生尖峰干擾脈沖的門電路增加一個(gè)選通信號(hào)的輸入端，只有在輸入信號(hào)轉(zhuǎn)換完成并穩(wěn)定后，才引入選通脈沖將它打開，此時(shí)才允許有輸出。n接入濾波電容：n由于尖峰干擾脈沖的寬度一般都很窄，在可能產(chǎn)生尖峰干擾脈沖的門電路輸出端與地之間接入一個(gè)容量為幾十皮法的電容就可吸收掉尖峰脈沖。2.3 技能訓(xùn)練 組合邏輯電路的功能測(cè)試n1.訓(xùn)練目的：n1）熟悉組合邏輯電路的特點(diǎn)；n2

11、）能正確分析由門電路構(gòu)成的組合邏輯電路功能；n3）掌握組合邏輯電路功能測(cè)試方法。n2.實(shí)訓(xùn)器材：n1)直流穩(wěn)壓電源 1臺(tái)n2）萬(wàn)用表 1塊n3）集成芯片74LS00 2片n4）邏輯開關(guān) 2個(gè)n測(cè)試電路n2）分析兩電路的邏輯功能n a)圖的邏輯功能:nb)圖的邏輯功能：BABAYBABABABAY2.4 項(xiàng)目實(shí)施n2.4.1 項(xiàng)目設(shè)計(jì)n根據(jù)項(xiàng)目要求，設(shè)計(jì)一個(gè)三人多數(shù)表決組合邏輯電路。n分析設(shè)計(jì)要求。設(shè)三人為A、B、C，同意為1，不同意為0；表決為Y，有2人或2人以上同意，表決通過，通過為1，否決為0。因此，A、B、C為輸入量，Y為輸出量。n 列出真值表 n寫出最小項(xiàng)表達(dá)式 n畫邏輯電路圖 2.4.2 項(xiàng)目制作n根據(jù)設(shè)計(jì)邏輯電路，畫出三人表決器電路接線圖 電路安裝n1）將檢測(cè)合格的元器件按照?qǐng)D2-19所示電路連接安裝在面包板或萬(wàn)能電路板上。n2）插接集成電路時(shí)，先校準(zhǔn)兩排引腳，與底板上插孔對(duì)應(yīng)，然后在