VHDL語(yǔ)言多功能數(shù)字時(shí)鐘

1、目錄引言11 設(shè)計(jì)任務(wù)及設(shè)計(jì)要求11.1 設(shè)計(jì)任務(wù)11.2 設(shè)計(jì)要求12 設(shè)計(jì)總體思路22.1 各單元電路設(shè)計(jì)32.1.1 second 模塊42.1.2 minute 模塊42.1.3 hour 模塊42.1.4 alert 模塊42.1.5 seltime 模塊52.1.6 DELED 模塊52.2 總電路設(shè)計(jì)63 設(shè)計(jì)調(diào)試體會(huì)與總結(jié)63.1 設(shè)計(jì)調(diào)試63.1.1管腳鎖定63.1.2各模塊仿真波形圖73.2 體會(huì)與總結(jié)93.2.1體會(huì)93.2.2總結(jié)93.3 改進(jìn)意見(jiàn)104 實(shí)驗(yàn)箱調(diào)試現(xiàn)象11附錄：VHDL 描述12SECOND 模塊12MINUTE 模塊13HOUR 模塊14ALERT

2、模塊15SELTIME 模塊16DELED 模塊17參考文獻(xiàn)18多功能數(shù)字鐘設(shè)計(jì)引言EDA 技術(shù)即電子設(shè)計(jì)自動(dòng)化技術(shù)，它是以可編程邏輯器件（PLD）為載體， 以硬件描述語(yǔ)言（VHDL）為主要的描述方式，以 EDA 軟件為主要的開(kāi)發(fā)軟件的電 子設(shè)計(jì)過(guò)程。它主要采用“自頂向下”的設(shè)計(jì)方法，設(shè)計(jì)流程主要包括：設(shè)計(jì)輸 入、綜合、仿真、適配、下載。EDA 課程設(shè)計(jì)（注：EDA 即電子設(shè)計(jì)自動(dòng)化，Electronics Design Automation）是電子技術(shù)基礎(chǔ)的一部分，隨著可編程器件技術(shù)的發(fā)展，EDA 技術(shù) 已廣泛用于電子系統(tǒng)設(shè)計(jì)開(kāi)發(fā)中，EDA 技術(shù)已經(jīng)成為電子信息類專業(yè)人員必須掌 握的一門技術(shù)

3、。EDA 課程設(shè)計(jì)是繼模擬電子技術(shù)基礎(chǔ)、數(shù)字電子技術(shù)基礎(chǔ)、電子 技術(shù)基礎(chǔ)課程后電氣、電子燈專業(yè)綜合性實(shí)驗(yàn)訓(xùn)練課程，重在培養(yǎng)學(xué)生對(duì) VHDL 語(yǔ)言的理解、EDA 軟件的使用和簡(jiǎn)單電子電路設(shè)計(jì)的思想，提高學(xué)生動(dòng)手能力。 VHDL 是一種硬件描述語(yǔ)言，它可以對(duì)電子電路和系統(tǒng)的行為進(jìn)行描述，結(jié)合相關(guān)的軟件工具，可以得到所期望的實(shí)際電路與系統(tǒng)。使用 VHDL 語(yǔ)言描述的電路，可以進(jìn)行綜合和仿真。然而，值得注意的是， 盡管所有 VHDL 代碼都是可仿真的，但并不是所有代碼都能綜合。1設(shè)計(jì)任務(wù)及設(shè)計(jì)要求1.1設(shè)計(jì)任務(wù)利用 QuartusII 軟件設(shè)計(jì)一個(gè)數(shù)字鐘，對(duì)設(shè)計(jì)電路進(jìn)行功能仿真，并下載到 實(shí)驗(yàn)箱中，可

4、以完成 00:00:00 到 23:59:59 的計(jì)時(shí)功能，并在控制電路的作用下 具有保持、清零、快速校時(shí)、快速校分、整點(diǎn)報(bào)時(shí)等功能。1.2設(shè)計(jì)要求設(shè)計(jì)一個(gè)能進(jìn)行時(shí)、分、秒計(jì)時(shí)的十二小時(shí)制或二十四小時(shí)制的數(shù)字鐘，并 具有定時(shí)與鬧鐘功能，能在設(shè)定的時(shí)間發(fā)出鬧鈴音，能非常方便地對(duì)小時(shí)、分鐘18和秒進(jìn)行手動(dòng)調(diào)節(jié)以校時(shí)間，每逢整點(diǎn)，產(chǎn)生報(bào)時(shí)音報(bào)時(shí)。系統(tǒng)框圖如圖 1 所示：圖 1 多功能數(shù)字鐘系統(tǒng)框圖2設(shè)計(jì)總體思路此設(shè)計(jì)問(wèn)題可分為主控電路、計(jì)數(shù)器模塊和掃描顯示三大部，主控電路中 各種特殊功能的實(shí)現(xiàn)設(shè)計(jì)問(wèn)題的關(guān)鍵。用兩個(gè)電平信號(hào) A、B 進(jìn)行模式選擇，AB=00 為模式 0，系統(tǒng)為計(jì)時(shí)狀態(tài)；AB=01 為

5、模式 1，系統(tǒng)為手動(dòng)校時(shí)狀態(tài)；AB=10 為模式 2，系統(tǒng)為鬧鐘設(shè)置狀態(tài)。設(shè)置一個(gè) turn 信號(hào)，當(dāng) turn=0 時(shí)，表示在手動(dòng)校對(duì)時(shí)，選擇調(diào)整分鐘部分； 當(dāng) turn=1 時(shí)，表示在手動(dòng)校對(duì)時(shí)，選擇調(diào)整小時(shí)部分。設(shè)置一個(gè) change 信號(hào)，在手動(dòng)校時(shí)或鬧鐘設(shè)置模式下，每按一次，計(jì)數(shù)器 加 1。設(shè)置一個(gè) reset 信號(hào)，當(dāng) reset=0 時(shí)，整個(gè)系統(tǒng)復(fù)位；當(dāng) reset=1 時(shí)，系統(tǒng) 進(jìn)行計(jì)時(shí)或其他特殊功能操作。設(shè)置一個(gè)鬧鐘設(shè)置信號(hào) reset1，當(dāng) reset1=0 時(shí)，對(duì)鬧鐘進(jìn)行設(shè)置，當(dāng) reset1=0 時(shí)，關(guān)閉鬧鐘信號(hào)。設(shè)置狀態(tài)顯示信號(hào)（連發(fā)光二極管）：LD_alert 指示

6、是否設(shè)置了鬧鈴功能；LD_h 指示當(dāng)前調(diào)整的是小時(shí)信號(hào)；LD_m 指示當(dāng)前調(diào)整的是分鐘信號(hào)。 當(dāng)鬧鐘功能設(shè)置后（LD_alert=1），系統(tǒng)應(yīng)啟動(dòng)一個(gè)比較電路，當(dāng)計(jì)時(shí)與預(yù)設(shè)鬧鈴時(shí)間相等時(shí)，啟動(dòng)鬧鈴聲，直到關(guān)閉鬧鈴信號(hào)有效。 整點(diǎn)報(bào)時(shí)部分由分和秒計(jì)時(shí)同時(shí)為 0（或 60）啟動(dòng)，與鬧鈴共用一個(gè)揚(yáng)聲器驅(qū)動(dòng)信號(hào) out。系統(tǒng)計(jì)時(shí)時(shí)鐘為 clk=1Hz，選擇另一時(shí)鐘 clk_lk=1024Hz 作為產(chǎn)生鬧鈴聲、 報(bào)時(shí)音的時(shí)鐘信號(hào)。主控電路狀態(tài)表如表 1-1 所示。硬件系統(tǒng)示意圖如圖 2 所示。圖 2 數(shù)字鐘主控電路狀態(tài)表圖 3 數(shù)字鐘硬件系統(tǒng)示意圖2.1各單元電路設(shè)計(jì)2.1.1 second 模塊圖 4

7、 秒控制模塊這個(gè)模塊能夠?qū)崿F(xiàn) 60 進(jìn)制循環(huán)計(jì)數(shù)，帶有復(fù)位端 reset、手動(dòng)調(diào)分功能端 setmin 和向分進(jìn)位端 enmin ，受時(shí)鐘上升沿信號(hào)控制，其文本語(yǔ)言（文件名： second.vhd）為底層文本。2.1.2 minute 模塊圖 5 分控制模塊這個(gè)模塊也能夠?qū)崿F(xiàn) 60 進(jìn)制循環(huán)計(jì)數(shù)，帶有帶有復(fù)位端 reset、手動(dòng)調(diào)小 時(shí)功能端 sethour 和向分進(jìn)位端 enhour ，受時(shí)鐘上升沿信號(hào)控制。其文本語(yǔ)言（文件名：minute.vhd）為底層文本。2.1.3 hour 模塊圖 6 時(shí)控制模塊能夠?qū)崿F(xiàn) 24 進(jìn)制循環(huán)計(jì)數(shù)，帶有復(fù)位端 reset，受時(shí)鐘上升沿信號(hào)控制。 其文本語(yǔ)言

8、（文件名：hour.vhd）為底層文本。2.1.4 alert 模塊圖 7 鬧鐘模塊能夠?qū)崿F(xiàn)整點(diǎn)報(bào)時(shí)和循環(huán)點(diǎn)亮 3 只 LED 燈，工作時(shí)受時(shí)鐘上升沿控制。其文 本語(yǔ)言（文件名：alert.vhd）為底層文本。2.1.5 seltime 模塊圖 8 時(shí)間設(shè)置模塊能夠?qū)崿F(xiàn)逐次掃描秒個(gè)位、秒十位、分個(gè)位、分十位、時(shí)個(gè)位、時(shí)十位，并 輸出掃描數(shù)據(jù)和相應(yīng)位的點(diǎn) dp，帶有復(fù)位端 reset，受掃描時(shí)鐘上升沿控制。其 文本語(yǔ)言（文件名：seltime.vhd）為底層文本。2.1.6 DELED 模塊圖 9 數(shù)碼管段選模塊能夠?qū)崿F(xiàn)譯碼功能，將掃描到的數(shù)據(jù)能夠譯碼顯示在 7 段數(shù)碼管上，輸出端 led6.0

9、分別對(duì)應(yīng)數(shù)碼管的 ag。其文本語(yǔ)言（文件名：deled.vhd）為底層文 本。2.2總電路設(shè)計(jì)圖 10 多功能數(shù)字鐘原理圖該數(shù)字鐘主要由 3 個(gè)鍵控制，復(fù)位鍵 reset，當(dāng) reset=0 時(shí)，整個(gè)系統(tǒng)復(fù) 位；當(dāng) reset=1 時(shí)，系統(tǒng)進(jìn)行計(jì)時(shí)或其他功能操作。sethour，當(dāng) setour=1 時(shí)， 小時(shí)顯示固定不動(dòng)；當(dāng) setour=0 的，可以進(jìn)行調(diào)整小時(shí)設(shè)置。setminute，當(dāng) setminute=1 時(shí)分鐘顯示不動(dòng)，當(dāng) setminute=0 時(shí)，可以進(jìn)行調(diào)整分鐘設(shè)置。在 分鐘為 59 秒時(shí)，秒在 51 秒,53 秒,55 秒,57 秒，59 秒發(fā)出低音，在整點(diǎn)時(shí)發(fā)出 高音，

10、整點(diǎn)報(bào)時(shí)。3設(shè)計(jì)調(diào)試體會(huì)與總結(jié)3.1設(shè)計(jì)調(diào)試3.1.1管腳鎖定3.1.2各模塊仿真波形圖圖 11 管腳鎖定圖 12 SECOND 模塊波形仿真仿真結(jié)果分析：在秒計(jì)時(shí)器的 clk 輸入一個(gè)周期為 10ns 的時(shí)鐘信號(hào)；清 0 端（reset）前面 一小段（100ns）為低電平，后面均為高電平；置數(shù)端（setmin）前面一小段（200ns） 為高電平，后面均為低電平； 保存波形圖，進(jìn)行仿真，產(chǎn)生上述波形。圖 13 MINUTE 模塊波形仿真仿真結(jié)果分析：在分計(jì)時(shí)器的 clk 輸入一個(gè)周期為 10ns 的時(shí)鐘信號(hào)；清 0 端（reset）前面 一小段（50ns）為高電平，后面均為低電平；置數(shù)端（se

11、thour）前面一小段（80ns） 為低電平，后面均為高電平； 保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：由上述 波形可以清楚的看到：當(dāng)清 0 信號(hào)（reset）無(wú)效時(shí)，分計(jì)時(shí)器置數(shù)，從 50 分開(kāi) 始計(jì)數(shù)，到 59 秒時(shí)回到 0，并且從 enhour 輸出一個(gè)高電平。圖 14 HOUR 模塊波形仿真仿真結(jié)果分析：在時(shí)計(jì)時(shí)器的 clk 輸入一個(gè)周期為 10ns 的時(shí)鐘信號(hào)；清 0 端（reset）前面 一小段（70ns）為低電平，后面均為高電平；保存波形圖，進(jìn)行仿真，產(chǎn)生如下 波形：由上述波形可以清楚的看到：當(dāng)清 0 信號(hào)（reset）無(wú)效時(shí)，時(shí)計(jì)時(shí)器置 數(shù)。圖 15ALERT 模塊波形仿真仿真結(jié)果

12、分析：設(shè)置 minute 的值，使其為 59 分；設(shè)置 second 的值，使其分別為 51 秒.59 秒.00 秒.01 秒.02 秒.03 秒，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：由上 述波形可以清楚的看到：alarm 在 51 秒.53 秒.55 秒.57 秒.59 秒.0 秒時(shí)輸出高 電平，并且持續(xù)保持 minute 為 59 分不變。圖 16SELTIME 模塊波形仿真仿真結(jié)果分析：在時(shí)計(jì)時(shí)器的 ckdsp 輸入一個(gè)周期為 10ns 的時(shí)鐘信號(hào)；清 0 端（reset）前 面一小段（100ns）為高電平，后面均為低電平；給分.時(shí).秒固定的變化值， 保 存波形圖，進(jìn)行仿真，產(chǎn)生上述波形

13、：由上述波形可以清楚的看到：當(dāng)清 0 信號(hào)（reset）無(wú)效時(shí)，時(shí)計(jì)時(shí)器置數(shù)。圖 17 DELED 模塊波形仿真仿真結(jié)果分析：輸入端 S 是數(shù)碼管要顯示的字符，輸出端 AH 與實(shí)驗(yàn)箱上的 8 個(gè)數(shù)碼管從 右到左一一對(duì)應(yīng)。由仿真結(jié)果可知，當(dāng)輸入為“0111”時(shí)，A、B、C 輸出高電平， 其他輸出低電平。硬件描述中選用了 8 個(gè)數(shù)碼管。保存波形圖，進(jìn)行仿真，產(chǎn)生 上述波形。3.2體會(huì)與總結(jié)3.2.1體會(huì)由頂層硬件測(cè)試結(jié)果可知，設(shè)計(jì)已經(jīng)滿足了預(yù)期的實(shí)驗(yàn)?zāi)繕?biāo)?？梢詫?shí)現(xiàn)復(fù)位 選擇功能。但是，這僅僅是 EDA 技術(shù)中的最基礎(chǔ)部分，要想把設(shè)計(jì)應(yīng)用到實(shí)際中 還有很多需要學(xué)習(xí)和改進(jìn)的地方，只有從基礎(chǔ)做起后面才能

14、做的更好。3.2.2總結(jié)EDA 技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，它依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)硬件描述語(yǔ)言 VHDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯簡(jiǎn)化、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu) 化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。硬件描述語(yǔ)言 VHDL 是 EDA 技術(shù)的重要組成部分，基于 VHDL 的設(shè)計(jì)有一個(gè)重 要的設(shè)計(jì)思想：自頂向下設(shè)計(jì)。自頂下下設(shè)計(jì)有許多優(yōu)點(diǎn)：1）設(shè)計(jì)人員不受芯 片結(jié)構(gòu)的約束，進(jìn)行最適應(yīng)市場(chǎng)需求的設(shè)計(jì)，避免再設(shè)計(jì)風(fēng)險(xiǎn)，縮短產(chǎn)品的上市 周期；2）設(shè)計(jì)成果的再利用得以保證(IP)；3）采用結(jié)構(gòu)化開(kāi)發(fā)手段，一旦系

15、統(tǒng) 基本功能結(jié)構(gòu)確定，可以實(shí)行多人、多任務(wù)并行工作方式；4）選擇實(shí)現(xiàn)系統(tǒng)的 目標(biāo)器件的類型、規(guī)模，硬件結(jié)構(gòu)的自由度更大。在剛接觸 EDA 課程的時(shí)候，面對(duì)一種全新的硬件描述語(yǔ)言和軟件工具，一開(kāi) 始是什么都不了解，后來(lái)通過(guò)實(shí)驗(yàn)課慢慢掌握了 QUARTUE II 部分功能的使用。 開(kāi)始上機(jī)做實(shí)驗(yàn)時(shí)都是通過(guò)原理圖輸入進(jìn)行設(shè)計(jì)和仿真，原理圖設(shè)計(jì)主要調(diào) 用相應(yīng)模塊通過(guò)連線將對(duì)應(yīng)端口連在一起，原理圖輸入并不復(fù)雜，因此實(shí)驗(yàn)也不難。在熟悉了基本操作和原理后開(kāi)始學(xué)習(xí) VHDL 語(yǔ)言描述。VHDL 主要包括庫(kù)文件、 實(shí)體和結(jié)構(gòu)體三部分。實(shí)體描述了電路器件的外部情況及各信號(hào)端口的基本性 質(zhì)；結(jié)構(gòu)體負(fù)責(zé)描述電路器件的

16、內(nèi)部邏輯功能或電路結(jié)構(gòu)。在 VHDL 的使用過(guò)程 中理解了自頂向下的設(shè)計(jì)思想，熟悉了軟件的使用。因?yàn)閷W(xué)校的課時(shí)安排有限，所以安排的實(shí)驗(yàn)個(gè)數(shù)也比較有限。不過(guò)這些也并 不會(huì)影響對(duì)這門技術(shù)的學(xué)習(xí)，課后有多種選題供我們選擇做課程設(shè)計(jì)。因?yàn)樽约?學(xué)的并不好，因此在選題時(shí)就選了個(gè)比較簡(jiǎn)單的課題多功能數(shù)字鐘。參照書(shū)本和別人設(shè)計(jì)的例程，開(kāi)始設(shè)計(jì)的是只能進(jìn)行計(jì)時(shí)，也沒(méi)有選擇功能。 于是決定對(duì)設(shè)計(jì)進(jìn)行功能改進(jìn)，最后增加了使能端控制能和選擇復(fù)位功能，經(jīng)過(guò) 不斷的修改調(diào)試最終實(shí) 現(xiàn)了所需的功能。這次設(shè)計(jì)也收獲很多，平時(shí)做實(shí)驗(yàn)大家做的都是一樣的，不懂的可以問(wèn)別人， 但課程設(shè)計(jì)每組的課題都不一樣，所以只有自己查資料。過(guò)多的依賴被人，自己 不會(huì)得到鍛煉，能力也不會(huì)提升，還有比較重要的就是團(tuán)隊(duì)合作精神，以后很多 工作都不是一個(gè)人可以完成的，所以合作精神很重要。雖然課程和設(shè)計(jì)都結(jié)束了，但要學(xué)的知識(shí)還很多，只有不斷學(xué)習(xí)才能提升自 己，跟上發(fā)展的步伐。3.3改進(jìn)意見(jiàn)在進(jìn)行時(shí)和分的調(diào)整時(shí)，每按一次按鍵數(shù)字就會(huì)跳的很快，所以在總的電路 中加上分頻模塊，在下一次調(diào)整時(shí)將會(huì)