CMOS石英晶振最優(yōu)起振條件分析與電路設(shè)計(jì)

1、CMOS石英晶振最優(yōu)啟振條件分析與電路設(shè)計(jì)摘 要：本文基于自動(dòng)控制原理，對(duì)Pierce CMOS晶振電路的啟振條件作了詳細(xì)的分析，對(duì)電路中影響石英晶振起振的各種寄生參數(shù)作了深入研究，結(jié)合Matlab對(duì)理論分析作了驗(yàn)證，并以15Mhz晶振為例，設(shè)計(jì)了一個(gè)保證晶振可靠起振的最優(yōu)反相器，最后通過(guò)HSPICE模擬進(jìn)一步驗(yàn)證了理論分析的正確性。關(guān)鍵詞：CMOS；石英晶振；啟振條件The optimum start-up conditions analysis and Circuit design of CMOS Crystal Oscillator Jiang Renjie (School of Com

2、puter Science, National University of Defense Technology)Abstract：This paper investigates the start-up conditions in Pierce CMOS crystal oscillator base upon the auto-control principle . The effect of oscillator start-up conditions caused by crystal circuit parasitics has been analyzed theoretically

3、 in detail. The result of theoretical analysis is verified using Matlab, and the optimum inverter which can guarantee circuit oscillate reliably has been designed for the 15Mhz crystal oscillator as an example. Finally, using Hspice simulation, the correctness of the theoretical analysis is verified

4、 further. Key words：CMOS, Crystal oscillator, Start-up conditionI . 引言在現(xiàn)代電子系統(tǒng)中，Pierce CMOS晶振電路，作為時(shí)鐘發(fā)生器，得到越來(lái)越廣泛的應(yīng)用12810?；贑MOS反相器的石英晶體振蕩器是一種常用的結(jié)構(gòu)，然而，以前的分析直接從電路結(jié)構(gòu)入手，沒有把晶振電路作為一個(gè)控制系統(tǒng)來(lái)分析，也沒有很好的關(guān)注晶振中寄生參數(shù)對(duì)振蕩器起振的影響810，只是說(shuō)明了反相器在某一尺寸可以起振，并沒有說(shuō)明怎樣設(shè)計(jì)一個(gè)反相器，使其尺寸在一個(gè)范圍內(nèi)都能使晶振電路可靠起振，以及怎么使其快速起振。晶振電路在固定偏置下，即使環(huán)路增益滿足“巴克豪森

5、準(zhǔn)則”，振蕩器似乎能夠振蕩，而實(shí)際上如果環(huán)路增益太大，電路也不能起振。本文針對(duì)這些問(wèn)題，把晶振電路從控制系統(tǒng)的角度，結(jié)合自動(dòng)控制原理進(jìn)行理論分析，詳細(xì)說(shuō)明了各種參數(shù)對(duì)電路性能的影響，得到使晶振電路起振的環(huán)路增益的范圍，并結(jié)合Matlab得到一個(gè)最優(yōu)值，最后以15MHz晶振電路設(shè)計(jì)為例，在SMIC 130nm CMOS工藝下，通過(guò)Spice 模擬驗(yàn)證理論分析的正確性。II . 原理石英諧振器簡(jiǎn)稱晶體，是晶體振蕩的核心原件，它由石英晶體片、電極、支架及其他輔助裝置組成，是利用石英晶體的壓電效應(yīng)原理制成的電、機(jī)械振蕩系統(tǒng)。如圖1是石英晶振的等效電路。 石英晶振由等效電阻R0、等效電感L0和等效電容C

6、0組成的串聯(lián)振蕩回路與靜態(tài)電容C3并聯(lián)組成。在等效電路中，L0、C0組成串聯(lián)諧振電路，諧振頻率為5： (1)而L0、C0又與C3組成并聯(lián)諧振回路，諧振頻率為： (2)當(dāng)工作頻率時(shí)，晶體呈容性；當(dāng)工作頻率時(shí)，晶體呈感性；而當(dāng)工作頻率時(shí)，晶體呈容性。晶體在晶體振蕩器主振級(jí)的振蕩電路中呈現(xiàn)感性，即工作頻率滿足。如圖2是常用的Pierce振蕩器拓?fù)鋱D。Pierce振蕩器電路用并聯(lián)反饋電阻Rf引進(jìn)直流偏置。在電路起振時(shí)，Rf使得反向器的VinVoutVdd/2。為了減小晶振上的負(fù)載電阻，這些偏置電阻在工藝和有源器件的特性允許的情況下要盡可能的大，當(dāng)振蕩頻率為1MHz20MHz時(shí)，Rf典型值為1M10M范

7、圍。反相器提供了必要的增益并產(chǎn)生180相移，電容C1和C2設(shè)置電路的反饋因子，結(jié)合晶振的感抗產(chǎn)生振蕩所需的另外180相移，在加上反相器提供的180相移，只要電路環(huán)路增益滿足“巴克豪森準(zhǔn)則”3： (3)那么電路就會(huì)在處起振。這兩個(gè)條件是必須的但還不充分，在存在溫度和工藝變化的情況下為了確保振蕩，典型地我們將選擇環(huán)路增益至少兩倍或三倍于所要求的值。圖2所示的振蕩器的小信號(hào)模型如圖3所示，這可以用來(lái)確定振蕩器的起振條件?？鐚?dǎo)gm取決反相器以及電路的偏置條件，電阻R1和R2分別表示總的輸入輸出阻抗。電容C1和C2包括有源器件電容和電路產(chǎn)生寄生電容。R0、C0和L0構(gòu)成晶振的等效電路。電容C3包括了有源

8、器件的電容，但是主要取決于晶振的固有電容，Rf是偏置引入的電阻。 如圖3，我們可以研究電路的穩(wěn)定性條件，從受控電流源的輸出端斷開環(huán)路，引進(jìn)一個(gè)測(cè)試電流流過(guò)反饋環(huán)路以計(jì)算環(huán)路增益。首先，分析晶振等效電路以及R3、C3的等效阻抗，如下： (4) (5)現(xiàn)在我們可以通過(guò)計(jì)算環(huán)路傳輸函數(shù)來(lái)分析電路的穩(wěn)定性，如圖3，斷開反饋環(huán)路，引入測(cè)試電流，則有： (6) (7) (8) (9)從傳輸函數(shù)可以看出，T(s)包含高Q值復(fù)數(shù)零、極點(diǎn)對(duì)，加上兩個(gè)負(fù)實(shí)數(shù)極點(diǎn)和一個(gè)負(fù)實(shí)數(shù)零點(diǎn)?，F(xiàn)在，可以用一些典型的晶振參數(shù)值代入函數(shù)，產(chǎn)生相應(yīng)的波特圖、根軌跡圖、Nyquist（奈奎斯特）圖，以分析振蕩電路的是否能夠起振。III

9、、Matlab分析式(8)是電路的傳輸函數(shù)T(s)，可以看出T(s)是gm的線性函數(shù)，則可以得到歸一化的傳輸函數(shù)，gm作為根軌跡圖中變量，其變化范圍為。首先不考慮寄生參數(shù)Rf和C3，且將反向器的輸入電阻看成，用諧振頻率為15MHz典型的參數(shù)：L0=11.25mH、C0=10fF、R0=25、R2=1K、C1=12pF、C2=15pF，用Matlab得到的根軌跡圖如圖4所示。根軌跡法是分析和設(shè)計(jì)線性系統(tǒng)的定?？刂葡到y(tǒng)的圖解方法，它是開環(huán)系統(tǒng)某一參數(shù)從零變化到無(wú)窮時(shí)，閉環(huán)系統(tǒng)特征方程的根在s平面上變化的軌跡，如果閉環(huán)極點(diǎn)全部位于S左半平面，則系統(tǒng)一定是穩(wěn)定的，否則系統(tǒng)就不穩(wěn)定，即穩(wěn)定性只與閉環(huán)極點(diǎn)

10、位置有關(guān)，而與閉環(huán)零點(diǎn)位置無(wú)關(guān)4。從圖4可見，在gm變化的整個(gè)范圍內(nèi)，根軌跡在右半平面都存在，系統(tǒng)不穩(wěn)定，所以電路不存在起振的問(wèn)題。但是，忽略C3只是理想情況。為了電路能偏置在一個(gè)合理的工作點(diǎn)，Rf是必須的，下面來(lái)考慮實(shí)際情況，C3=12pF、Rf=5M、R1=1020，我們可以得到Matlab分析結(jié)果如圖5所示，其中圖5(a)為根軌跡圖。從圖5(a)可見，隨著gm增加，根軌跡會(huì)進(jìn)入右半平面，電路會(huì)起振，但是隨著gm繼續(xù)增大，根軌跡又會(huì)重新進(jìn)入左半平面，系統(tǒng)會(huì)達(dá)到穩(wěn)定，電路不能起振。所以gm只有在一個(gè)合適的范圍之內(nèi)電路才會(huì)起振。從圖5(c)Nyquist也可以得到相應(yīng)的結(jié)論，它包含負(fù)實(shí)軸上的點(diǎn)

11、(-1/gm ,0)，從而也可以得到使得電路起振gm的范圍。如圖5(d)可以看到在頻率為晶體諧振頻率15MHz時(shí)，相移達(dá)到了180這個(gè)關(guān)鍵點(diǎn)，且增益的絕對(duì)值大于一，滿足了巴克豪森準(zhǔn)則，所以只要確定一個(gè)合理的gm，電路就會(huì)起振。當(dāng)然，為了電路能夠可靠的起振，我們希望gm的范圍越大越好，而實(shí)際上gm的范圍是由電路參數(shù)確定的，而現(xiàn)在15MHz晶振的參數(shù)是確定的，經(jīng)Matlab分析可知，當(dāng)Rf到達(dá)幾兆歐姆時(shí)，對(duì)gm 范圍的影響可以忽略，增大C1、C2都可以增大gm的范圍，但是電容太大，會(huì)影響振蕩頻率的精確度；而反相器輸入輸出電阻也是影響電路起振的重要因素。所以下一節(jié)就是要通過(guò)Hspice找到一個(gè)合理的

12、反向器，使它的輸入輸出電阻及gm能夠使得電路能可靠起振。 ng Liang快速起振，e Circuits, Feb. 開發(fā)接口收到付款斯拉夫監(jiān)考老師丹佛金塊樂山大佛監(jiān)考老師地方4444444444444444444444444444444444444444444444444444444444444444444IV、Spice模擬用15MHz晶振典型參數(shù)得到如圖5(a)根軌跡圖，隨著gm增大，根軌跡會(huì)進(jìn)入右半平面，當(dāng)gm繼續(xù)增大，根軌跡又會(huì)回到左半平面，因?yàn)楦壽E圖中，左半平面系統(tǒng)是穩(wěn)定的，右半平面系統(tǒng)是不穩(wěn)定，而振蕩電路是一個(gè)不穩(wěn)定系統(tǒng)，所以需要根軌跡進(jìn)入右半平面，此時(shí)臨界點(diǎn)的gmmin= 1

13、.36mA/V和gmmax=36.5mA/V，及當(dāng)反相器的gm在此之間時(shí)，系統(tǒng)就會(huì)發(fā)生振蕩,但是為了使反相器能夠快速起振，反相器的跨導(dǎo)應(yīng)滿足2： (10) 確定了反相器gmopt的值，接下來(lái)就可以確定反相器的尺寸了。在設(shè)計(jì)反向器時(shí)，考慮PMOS管的上拉電阻與NMOS管的下拉電阻匹配，這通常要求PMOS與NMOS的寬度比在33.5之間，這使得反相器具有一個(gè)對(duì)稱的VTC且tpLH與tpHL相等，但這并不意味著這一比值可以得到最小的傳播延時(shí)。如果對(duì)稱性和噪聲容限不是主要因素，那么實(shí)際上可以通過(guò)減小PMOS器件的寬度來(lái)加快反相器的速度，在此設(shè)計(jì)中，要求反相器tpLH與tpHL相等且速度較快，故將Wpm

14、os / Wnmos確定為2.56，其溝道長(zhǎng)度用典型值（此設(shè)計(jì)用SMIC 130nm工藝，故L=130nm）。按照這一原則，用Hspice找到一組最優(yōu)尺寸：Wpmos=25.5um、Wnmos=10.2um，Lpmos=Lnmos=0.13um，然后結(jié)合Matlab中15MHz晶振典型參數(shù)，用Hspice模擬，其結(jié)果如圖6所示。當(dāng)然，本文只是以最簡(jiǎn)單的反向器為例，在實(shí)際的晶振電路中所用的反相器，根據(jù)不同的要求其結(jié)構(gòu)會(huì)有所不同，但是分析方法是一樣的。無(wú)論什么樣的反相器結(jié)構(gòu)，我們都可以得到其小信號(hào)模型，然后按照本文前面的分析方法得到保證晶振電路可靠啟振的最優(yōu)跨導(dǎo)gmopt。繼而指導(dǎo)反相器的設(shè)計(jì)。V

15、、結(jié)論通過(guò)對(duì)基于CMOS反相器的石英晶振的小信號(hào)分析，可以得到它的環(huán)路增益的傳輸函數(shù)。結(jié)合自動(dòng)控制理論和Matlab分析，可以確定電路中哪些參數(shù)影響振蕩器啟振，根據(jù)不同的晶振參數(shù)，通過(guò)Matlab分析，可以得到使得電路起振的gm的范圍，然后通過(guò)Hspice找到gm在這個(gè)范圍內(nèi)的最優(yōu)反相器，最后通過(guò)Hspice模擬驗(yàn)證了理論推導(dǎo)的正確性。本文提供了優(yōu)化反相器的設(shè)計(jì)方法，確保了晶振可靠起振。 參考文獻(xiàn)1 M Unkirch and R Meyer. Conditions for start-up in crystal oscillators. IEEE J. Solid-State Circuit

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