Quartus_II使用教程-完整實(shí)例

1、實(shí)用標(biāo)準(zhǔn)文案字系統(tǒng)。接下來(lái)我們對(duì)這種智能的菜單欄第一步：打開軟件快捷工具欄Quartus 入門教程（一個(gè)Verilog程序的編譯和功能仿真）Quartus n是Altera公司推出的專業(yè) EDA工具，支持原理圖輸入、硬件描述語(yǔ)言的輸入等多種輸入方式。硬件描述語(yǔ)言的輸入方式是利用類似高級(jí)程序的設(shè)計(jì)方法來(lái)設(shè)計(jì)出數(shù)EDA工具進(jìn)行初步的學(xué)習(xí)。使大家以后的數(shù)字系統(tǒng)設(shè)計(jì) 更加容易上手。文檔1R 5 三厲暹 w Drujwrt AssignmEnts P* sees sing Taels Widc1資源管理窗口工作區(qū)11 gia-.-1 ly B I e r |g;： Sh lU il.fj信息欄. Vie

2、wilifironnati&n任務(wù)管理窗口扳tig；弓曄：75竹叱注tra wiri Irt Ink Ypd -ngi Ciih-BJ-afrinQ Error i naziesied Fls-a J快捷工具欄：提供設(shè)置（setting ）,編譯（compile ）等快捷方式，方便用戶使用，用戶也 可以在菜單欄的下拉菜單找到相應(yīng)的選項(xiàng)。菜單欄：軟件所有功能的控制選項(xiàng)都可以在其下拉菜單中找到。信息欄：編譯或者綜合整個(gè)過(guò)程的詳細(xì)信息顯示窗口，包括編譯通過(guò)信息和報(bào)錯(cuò)信息。第二步：新建工程（file new Project Wizard1工程名稱:工程名稱Hew Project Wizard： Dir

3、ectory, Narneh Top-Level Entity page 1 of 5頂層模塊名（芯片級(jí)設(shè)計(jì)為實(shí)體名），要求 與工程名稱相同What is the name of the top-levd design entiftp for this project? This name is ase senstive andhx ejsadlly mol ch (Fie entity riamc in Hhc design fife.Ht Emitting Projec1! Sfilling:k脳F:ni$h取消2添加已有文件（沒有已有文件的直接跳過(guò)next）Npw Project Wiz

4、ard: AddZ of bj如果有已經(jīng)存在的文件就在該過(guò)程中添加， 軟件將直接將用戶所添加的文件添加到工程中。Select (ha deugr 1 files vuu wl to include in lhe mqbA Click Add All to ad pioint drKloiv to lhe pi 厲咗UN 出目 wm con 日add design fiks Iq lheSpecify rhe path namwes nf arnori-defai al IfoiariesI ki?r Lhraijet Mask |J K1 Til ch | 臟消芯片）3選擇芯片型號(hào)（我們選擇

5、MAX3000A 系列下的EPM3256AQC208-10（注：如果不下載到開發(fā)板上進(jìn)行測(cè)試，這一步可以不用設(shè)置）所選的芯片 的系列型號(hào)Hew Project Wizard: Fsmilv a Device Seninas rsrp 3 of 5Jxl3-nily.Jevicet the fanuilp and device yju want to target for 匚omtilation快速搜索所需的芯片Pin ecuntT arget device廣 Auto device jclc&ted b$ the Fittoi(* Specific device elected in Avai

6、lable device list麗y|AryShow in Ayailakle device8 liiPackage：hJame| Core v.LE$| User IA,. | Merer.r.Embed.I PLLEP2C70F72C71.2V66416115200030Q4EP2C70Fb72C31.2V6E4164221152000300FP?r7TlFE72IH1 2VFF41S422H52pnn測(cè)EPX70F896C61”2VEMI 6221152000300EP2C70Fe9GC7GG416E2211520003004EP2C70F896C8E841&E221152000300

7、4EPZC7OF836ISl.ZVE8416E2Z1152UUU3DU斗7nrLilAvaiable izfevices:Speed grade:丘 Show adval ued廠 HiidCopy compatible onipCompanion deviceHerdCopjn： |PPr ito HrdCopyr dpvjqe |蘭串 Sack選擇芯片F(xiàn)ini si4選擇仿真，綜合工具（第一次實(shí)驗(yàn)全部利用quartus 做，三項(xiàng)都選 None，然后next）選擇時(shí)序分析儀選擇第二方綜合工具，如果 使用Quartus內(nèi)部綜合工具 貝U選擇none選擇第三方仿真工具，如果 使用Quartus內(nèi)

8、部仿真工具 貝U選擇none5工程建立完成（點(diǎn)finish ）Hew Project Wizard： Summary page 5 of 5When you clidk Finish. Uie prorjecfl 血 II be created wilfi Cfe folk wing setUngfS：Project name:Tupjlevel dssiyi i el ililyteatNumher of lies added:0Number of丫已 Ibraries added:0Devke as-signmefil：Family name:Cyclone IIDeviceEP2C70F

9、E86C6EDA tools:Design entry/synthesis:Simulaton:Timing 汩yHs：;peiating conditons:Core voltage1.2VJunction temoerature range:M5攘Proiect directorjj：E心G國(guó)家精品展程厳件測(cè)中工程建立完成，該窗口顯示所建立工程所有 的芯片，其他第三方 EDA工具選擇情況, 以及模塊名等等信息。 VHDL file),新建完成之后要先保存。New$OPC BUlfJer System?FilmsAHDL FileBlock Diagrarri/Suhematic： File

10、EDIF Fie State Machine File我們選擇Verilog HDL File設(shè)計(jì)文件格式既選擇 Verilog文本輸入形式Tel Sopt FileVerikfl HDL FileHDL FileVHOL Fil Memaji FilesHexadecimal (Intel-Format) Ffe Mlenory Initialization FileI- VBiificatiorVDebugging Filas IrbSystem Sources and Probes File Logic Andyzier Interface Fie SignalTdp II LoQic

11、Analyzer File Vector Waveform Filer Other FilesAHDL llndude FileBlock S.ymbcjl F1&Chan Description FileSpnopsjjs Design Consliairt File Text FieOKCancel第四步：編寫程序以實(shí)現(xiàn)一個(gè)與門和或門為例，Verilog描述源文件如下:module test(a,b,out1,out2); in put a,b;Output out1,out2;assig n out仁a&b;assig n out2=a | b;en dmodule然后保存源文件;第五步

12、：檢查語(yǔ)法（點(diǎn)擊工具欄的這個(gè)按鈕(start An alysis & syn thesis)flc* Slarristus t IZmt ei at.LeviMurSuccEflL * Fri Jul O9.H:2C SOIL y.D Bz!5/auy 幻 Tilj Few test語(yǔ)法檢查成功，沒有error級(jí)別以上的錯(cuò)誤T町p lc*r el Enli tjr Ifuic ? wiilyLwi 04Tini&g1(31ri冊(cè)二m陽(yáng)般eFiatlN該窗口顯示了語(yǔ)法檢查后的詳細(xì)lining百Tflti I Eigi a 吐1tli k0n4000DJ晡 1賽“司 Icric rEb Ttsi

13、r ep“JTiUttn_3J信息，包括所使用的io 口資源的多 少等內(nèi)容，相應(yīng)的英文名大家可以 自己查閱點(diǎn)擊確定完成語(yǔ)法檢查第六步：（鎖定引腳，點(diǎn)擊工具欄的曲（pin planner ）（注：如果不下載到開發(fā)板上進(jìn)行測(cè)試，引腳可以不用分配）警 Qimri I? If 詞 XQ.Ifl 家軸朋豪盥 唯禪 M 試并* - tPt - (Pin P0Annwsr|&QuXP-T1 0rr rw i、冷t - jVne ziordCyclone II-GP2C?0-89C6二;I L .1Cj12-a:1；:rJ各個(gè)端口的輸入輸出W瑋昂Ei頂層某塊的輸入輸出口與 物理的芯片端口想對(duì)應(yīng)雙擊locati

14、on為您的輸入輸出配置引腳。第七步：整體編譯(工具欄的按鈕IH( start Compilation)Fl Sitt-UEQuai： Lis II Ver s i onK&171 Ml ox 4m4rTap-Lsvtl ul 亠 ly HaJ叱B 頃 i lyDevi 二三1 iining Nodalfiet Linirig re juix emeELt-iIctal IcgiCFai L-tl 匸om古 n r.-& tjL4?EL il fucu: I l cu.1Irgie registersEucg汰珀1 - Jri Jul 竺 Cfl:37.5G 30119.3 Buld 1 從 0

15、2/25/2M9 SJ Foil ”&二l 血testLycLoiliti 11EP2C7oree&Firt-Ll畑2 /( 1 H 52 / Sfl,九茁( 1 % )0 /fun該窗口給出綜合后代碼的資源使 用情況既芯片型號(hào)等等信息。04 / S22 ( 1)00 / 1J52.ID00 (OS)0 / 300 ( Pt )0/4 ( Ci )TcAL Tsetti ngSimulator Setti ngs下拉 Function )Setiinh - imt匚 atemiy:SaieralC BY ICE 匸 ce-ath ;i 右 弍n=： and Cz ndtom* t-onr la

16、 on PiweK:壺 ncc E&AlDOlSdXtlQCfiiai EiHm/SyrehfrsifFoirralU&iLdknRipijiidl SjnlJitM.二4 SLnilbti1! rH non-M-IDI-InfillHt)L In pulLWfluL 1 aanelmFillm 弓 dbnggA Trnij A SelhgsTimHlurf i T mng Ardrr T OiMtc TiurjijArajpTcr Sclhngs Diwic T no ApdIpci fepo A或體inbi如 口曰on K卻射ahSigrftlT w II Logi詁陽(yáng)山 bockliwl

17、並自-i EoLbtac Ser3；勺 milMe VerilkihnSimUsticr* OuBulFlE FcwgrHPwc- AiWcr Sixiinq: 55N新抽沖Vector Waveform File)rMewIBSOPC Builder System- De-sign File*AMdL FileBieck DlagiamZScheind*icFile EDIF FieMachine FileSjRtemVerilQg HDL FileTel Script FileVerilog HDL File蟲HDL File -Memoi HiesHexadftcinnal (Intel

18、Fcimat File Memory Initialimatiari File -Verifi(iation/Debugging Files ln-ystann ScMjrce end Probss Logic AraKser Interface Fife SignalTp II Logic Analyzer FileCancelYe ctor W avefonn File：-Other FilesAHDL llndude File Block Sjimbcil Fis 匚hain Dsscriptian File Ssriopss Design Constraints File FsmI F

19、ife添加波形文件作為信號(hào)輸出文 件，以便觀察信號(hào)的輸出情況然后導(dǎo)入引腳（雙擊Name下面空白區(qū)域Node Finderlist點(diǎn)擊14075 ns雙擊彈出右邊的對(duì)話框Master Tirne Bar：mjlAYilut 暫t14.CK 仙點(diǎn)擊如下圖添加 信號(hào)點(diǎn)擊如下圖添加點(diǎn)擊產(chǎn)生端口列表點(diǎn)擊產(chǎn)生端口列表接下來(lái)設(shè)置激勵(lì)信號(hào)（單擊 不 選擇廉TimingMultiplied byCount Valuemm S 11 i Ahi i mCountinH設(shè)置仿真的開始及結(jié)束時(shí)間T日門wihonw occur 廣 RoiQtrVQ tQ ol11 Poaihve edge 廣 Negative edgeCount eveiiy:設(shè)置輸入信號(hào)周期MiJtiplied bji： pkster Time BarInternal;lotiIGO.Orw h| Pcinter取消確定我們自定義的輸入信號(hào)設(shè)置b信號(hào)源的時(shí)候類同設(shè)置a信號(hào)源，最后一步改為 Multiplied by