集成電路靜電放電失效模式與機理

集成電路靜電放電失效模式與機理

1亞玉米c的esd保護及其對電路設計的要求靜電放電（esd）是對兩個不同靜電場電壓的直接接觸和磁體之間的靜電橋傳輸?shù)囊徊糠?。ESD可包含幾百毫微焦耳能量,并產(chǎn)生約3000V電壓,它可以損壞幾乎絕大部分半導體器件和半導體集成電路。ESD現(xiàn)象存在于集成電路芯片制造IC組裝測試運輸和使用的全過程中,ESD的失效嚴重影響IC的研制,生產(chǎn)的可靠性。在亞微米CMOSIC中,由于器件尺寸的縮小,再加上為了克服熱載流子效應,廣泛采用LDD結構。同時對電路工作速度的要求越來越高,這樣就使IC本身的ESD保護能力大大減弱,而客戶對IC抗靜電能力的要求越來越高,關于IC對ESD的靈敏度要求的普通范圍為1500-2000V,有的甚至高達4000V以上。隨著人們對ESD失效機理深入系統(tǒng)的研究,先進的ESD保護構思以進入IC的工藝結構,完善的集成電路ESD保護技術已日漸成熟,同時為適應VLSI集成密度和工作速度的不斷提高,新穎的集成電路ESD保護電路不斷出現(xiàn)。本文將對ESD失效模式和失效機理進行分析,對MOS集成電路ESD保護電路進行評述。2esd的過程和失效模式目前世界上表征ESD現(xiàn)象通常有三種模型:它們分別是人體模型HBM(HumanbodyModel),機器模型MM(MachineModel)和帶電器件模型CDM(changedDeviceModel)。三種模型的電荷產(chǎn)生方式主要是:摩擦生電,感應和傳導。一旦ESD過程開始,電荷即重新分布。對于HBM和MM模型,電荷通過一個引線進入IC,并通過另一個引線離去,引線是成對的受力。在ESD測試的過程中,每一對引線的組合是承受正、負電流的應力。在CDM過程中,電荷存在于電路中,放電僅通過一條腿在某一時刻進行;因此所有引線組合必須被保護才能滿足保護要求。因為傳導電荷有一條或多條通道,所以預測通過電路的通道是困難的。電流傳導有兩種機制:線形傳導和非線形傳導,線形傳導機制容易被理解,它們是V=IK.I=Cdv/dr和V=Ldi/dt。非線性傳導機制包括正向傳導,結擊穿,界質擊穿,電荷注入,快反向和SCR傳導等。ESD失效至少由下面三個原因中的一個原因引起:局面熱產(chǎn)生,高電流密度和電場強度。ESD引起的失效有三種失效模式,它們分別是:(1)硬失效—物質損傷或毀壞;(2)軟失效—邏輯功能的臨時改變;(3)潛在失效—時間依賴性失效。3esd執(zhí)行程序失敗與ESD有關的典型失效機理包括:來流熔化,電荷注入,氧化層開裂和薄膜燒毀。3.1硅硬化區(qū)熱飛逸性ESD現(xiàn)象引起電流流過結,在結中的功率耗散使溫度升高至硅區(qū)熔化,當硅熔化時,它的電阻降低30倍,這引起更多的電流流過溶化區(qū),進一步加熱熔化區(qū),導致熱飛逸,產(chǎn)生二次擊穿。同時摻雜原子沿著熔化路線再分布,晶格損傷引起電場和漏電流,在最嚴重的情況,結短路發(fā)生。3.2載流子發(fā)生突變可能引起性狀的小特性在ESD過程中,引起結反向偏置,以至于雪崩擊穿,一些載流子具有足夠的能量克服氧化層—硅能量勢壘進入氧化層,引起表面閾制值電壓發(fā)生漂移,結果影響場效應晶體管的VT,雙極晶體管的hfe和二極管的擊穿電壓。3.3氧化層的裂縫ESD電流感應電壓,增強的電場強度超過氧化層的界質強度,導致氧化層破裂,氧化層破裂在MOS器件中是占支配地位的。3.4薄膜纖維化影響電路ESD引起薄膜中的功率密度超過它的承受能力,焦耳熱引起薄膜熔化后而被燒毀。薄膜熔化影響電路中的每一個膜,這包括金屬互連,多晶硅互連,薄膜和擴散電阻。對損傷最敏感的是具有薄膜電阻的電路。41ms集成電路的esd保護電路4.1電流分流作用MOS柵保護網(wǎng)絡常采用電阻,晶體管及其巧妙的組合來實現(xiàn)。利用二極管較低的正向飽和壓降和反向擊穿特性實現(xiàn)大電流分流作用,而用NMOS管代替二極管可起更為顯著的分流作用,電阻用來限流和降壓;圖1所示的柵保護網(wǎng)絡可把柵氧化層上的電壓降到擊穿電壓以下,而不影響器件的特征。4.2非等溫耦合膠合料的sn-pcr特性這一ESD保護電路融合了互補低壓觸發(fā)橫向可控硅整流器(LVTSCR)器件的優(yōu)點和柵耦合技術,可有效的保護深亞微米低壓CMOSIC的薄柵氧化層,防止內(nèi)部電路的ESD損傷。這一ESD保護電路表示在圖2,其相應的橫截面示意圖如圖3所示。在圖2中,在焊接區(qū)(PAD)和VDD之間有一PMOS觸發(fā)可控硅整流器(PTLSCR)器件,和在PAD和VSS之間有一NMOS觸發(fā)橫向可控硅整流器(NTLSCR)器件。PTLSCR是由在橫向SCR結構中嵌入一短溝道薄氧化層DMOS(Mp1)構成的,Mp1的作用是降低SCR的觸發(fā)電壓。同樣,NTLSCR是由在橫向SCR結構中嵌入一短溝道薄氧化層NMOS(Mn1)構成的,Mn1的作用是降低另一SCR的觸發(fā)電壓。如圖3所示,在PTLSCR中Mp1的漏(P+擴散)跨越N阱和P襯底結,這樣,如果Mp1柵連接VDD那么PTLSCR的觸發(fā)電壓等于Mp1的漏快反向擊穿電壓如圖3所示,Mn1的漏和源(N+擴散)跨越N阱和P襯底結,如果Mn1的柵連接到VSS,NTLSCR的觸發(fā)電壓等于Mn1漏快反向擊穿電壓。利用N阱結構恰當?shù)卮鍺+擴散作為PTLSCR和NTLSCR的陰極,增強橫向SCR結構中橫向n-p-n雙極晶體管的發(fā)射效率,這一N阱陰極可為旁路ESD電流提供更有效的傳導通道。為進一步降低PTLSCR和NTLSCR的ESD觸發(fā)電壓,該結構采用了柵耦合技術。PTLSCR和NTLSCR的柵耦合分別由電容Cp和Cn來實現(xiàn)。如圖3所示,Cp和Cn由在金屬PAD正下方的多晶硅層來實現(xiàn),它并不增加DAD總的布局面積。改變多晶硅層和金屬PAD的重疊面積,可調整Cp和Cn的電容。電容Cp和Cn分別被設計得使相匹配的瞬態(tài)電壓耦合到Mp1和Mn1的柵上將導致PTLSCR和NTLSCR較低的觸發(fā)電壓。Mp1和Mn1柵上的耦合電壓分別由電阻Rp和Rn長時間的維持,這樣將分別有效的開啟PTLSCR和NTLSCR。在圖2和圖3中所示的寄生二極管D1和寄生二極管D2也對ESD保護和輸入電壓嵌位有貢獻。由以上分析可以看出,由于SCR器件極好的ESD保護能力,柵耦合PTLSCR/NTLSCRESD保護電路將有效保護深亞微米低壓CMOS電路。4.3帶保護組件的雙極晶體的電導率內(nèi)壓板設計方案當LSI工作速度比較高時,有關芯片的ESD保護比較困難,這是因為LSI的高速操作要求低的I/O引線電容,而I/O電容減少,ESD容限降低;另一方面,大規(guī)模集成電路的復雜性及其布局限制了ESD的容限,新開發(fā)的CDL可以完全清除保護器件對內(nèi)部電路的影響,達到良好的芯片ESD保護。該結構的主要特點是為ESD過程建立一個低阻和對稱的放電通路。為建立低阻放電通路,每一PAD包括VSS/VDDPAD,都由保護器件連接到CDL,保護器件是由嵌位器件和二極管組合成的。CDL是10μm(典型值)寬度的鋁線,與襯底相連以預防溶化,如圖4所示。I/O保護布局如圖5所示,附加的npn雙極晶體管在P襯底上形成,他被用作嵌位器件,為降低二極管的寄生電阻,他的重摻雜P+層鄰近陰極N+層。NMOS開態(tài)漏電路被用作輸出緩沖器,二極管陽極P+和雙極晶體管發(fā)射極N+層處在臨近輸出晶體管N+層位置,無寄生電容,且漏N+層也起雙極晶體管集電極作用和二極管的陰極作用。撞擊晶體管收集N+與發(fā)射極N+層的間隔(Sce)肯定較輸出晶體管柵長度(L)短,所以嵌位電壓低于輸出晶體管反向電壓(圖5)。該結構可抑制輸出晶體管在ESD過程中快反向電流。這樣在CDL保護安排下,ESD放電電流流過CDL,保護了電路,且I/O電容由縮小I/O晶體管尺寸達到最小。5試驗4:ptlscr/ntlscre-d保護電路目前已對不同結構的ESD保護電路進行了詳細的比較,并取得了滿意的實