PSCAD中的邏輯運(yùn)算

MultipleInputLogicGA於輸入規(guī)律門(mén)〕本組件模擬了標(biāo)準(zhǔn)的二進(jìn)制規(guī)律門(mén)。非零值為規(guī)律真，零值為規(guī)律假。對(duì)于本組件，結(jié)果假設(shè)為真則輸出為1；假設(shè)為假則輸出為Oo有以下規(guī)律運(yùn)算：.AND:在且僅在全部的輸入都是規(guī)律真時(shí)，輸出結(jié)果為規(guī)律真；.OR:任何一個(gè)輸入為真則輸出結(jié)果為規(guī)律真；.XOR:XOR由Fortran的規(guī)律運(yùn)算符non-equivalence(.NEQV.)所打算。本組件每個(gè)門(mén)最多可由9個(gè)輸入。用戶反置輸入的話，輸出結(jié)果也隨之反置。假設(shè)使用插值法，插值信息則基于相關(guān)的規(guī)律運(yùn)算和輸入轉(zhuǎn)變的精準(zhǔn)時(shí)間點(diǎn)，運(yùn)算后輸出。當(dāng)承受完全插值時(shí)，即使很大時(shí)間步長(zhǎng)也能保證組件的準(zhǔn)確性。Inverter〔規(guī)律非)本組件是一標(biāo)準(zhǔn)的二進(jìn)制非門(mén)。非零值為規(guī)律真，零值為規(guī)律假。假設(shè)承受插值法，則插值信息同樣可以由輸入導(dǎo)至輸出。FlipFlo氏觸發(fā)器)本組件實(shí)現(xiàn)四種觸發(fā)器：JK,SR,D和T。為與EMTDC插值算法相兼容，可設(shè)定使其供給相關(guān)信息。輸出狀態(tài)的轉(zhuǎn)變方式取決于時(shí)鐘輸入C的值。假設(shè)C選擇的是下降沿，則輸出僅在時(shí)鐘脈沖的下降沿處發(fā)生轉(zhuǎn)變；同樣地，假設(shè)選擇上升沿，則輸出狀態(tài)僅在時(shí)鐘脈沖的上升沿發(fā)生轉(zhuǎn)變。假設(shè)選擇了插值算法，從輸入或時(shí)鐘脈沖來(lái)的相關(guān)插值信息，輸出到組件的Q或Q非。另外依據(jù)輸入和時(shí)鐘信號(hào)轉(zhuǎn)變的精準(zhǔn)時(shí)間點(diǎn)，使用插值信息確定觸發(fā)規(guī)律。當(dāng)承受了完全插值法，即使在很大的時(shí)間步長(zhǎng)本組件也可保證很高的精度。四種觸發(fā)器構(gòu)成細(xì)節(jié)，如下：JK觸發(fā)器：假設(shè)組件配置為JK觸發(fā)器，其具有以下特性和真值表：JKQ(n)Qbar(n)00Q(n-1)Qbar(n-1)01011010111-Q(n-1)1-Qbar(n-1)J、K都為1的狀態(tài)是此型觸發(fā)器正常狀況下最不期望消滅的狀態(tài)，此時(shí)輸出全都維持互補(bǔ)狀態(tài)直至?xí)r鐘脈沖返回至0°Q(n)和Qba〔n〕是當(dāng)前狀態(tài)，Q(n-1)和Qbar(n-1)是上次轉(zhuǎn)變狀態(tài)。SR觸發(fā)器：假設(shè)組件配置為SR觸發(fā)器，其具有以下特性和真值表:SRQ(n)Qbar(n)00Q(n-1)Qbar(n-1)0101101011Q(n-1)Qbar(n-1)J、K都為1的狀態(tài)是此型觸發(fā)器正常狀況下最不期望消滅的狀態(tài)，此時(shí)輸出全都維持互補(bǔ)狀態(tài)直至?xí)r鐘脈沖返回至0°Q(n)和Qba〔n〕是當(dāng)前狀態(tài)，Q(n-1)和Qbar(n-1)是上次轉(zhuǎn)變狀態(tài)。D觸發(fā)器:假設(shè)組件配置為D觸發(fā)器，其具有以下特性和真值表:D Q(n)Qbar(n)0 0 1110Q(n)和Qbar〔n〕是當(dāng)前狀態(tài)〔即它們對(duì)應(yīng)于當(dāng)前的輸入〕。T觸發(fā)器假設(shè)組件配置為T(mén)觸發(fā)器，其具有以下特性和真值表：T Q(n)Qbar(n)0 Q(n-1) Qbar(n-l)1 1-Q(n-l) 1-Qbar(n-l)Q(n)和Qbar〔n〕是當(dāng)前狀態(tài)〔即它們對(duì)應(yīng)于當(dāng)前的輸入〕。HysteresisBuffeK滯后緩沖器〕本組件是將實(shí)數(shù)信號(hào)轉(zhuǎn)變?yōu)橐?guī)律信號(hào)的抱負(fù)元件。其只有在輸入信號(hào)確實(shí)超過(guò)組件輸入的門(mén)檻值時(shí)，才實(shí)現(xiàn)規(guī)律狀態(tài)的轉(zhuǎn)變，以此方法實(shí)現(xiàn)對(duì)噪聲的過(guò)濾。假設(shè)輸入信號(hào)在滯后區(qū)域內(nèi)，在前一步的輸出還將連續(xù)維持。假設(shè)承受了插值法，本組件產(chǎn)生插值信息并輸出。輸出的插值信息是通過(guò)持續(xù)檢測(cè)輸入信號(hào)，并將其與輸入規(guī)律1和規(guī)律0水平相比較后得出的。當(dāng)輸入信號(hào)越過(guò)兩個(gè)輸入水平中的任一個(gè)，就給出插值時(shí)間。當(dāng)使用了完全插值法，即使在很大的時(shí)間步長(zhǎng)時(shí)，本組件也能保持很高的精度。5.4or8ChannelMultiplex或r8通道多重異或〕本組件模擬了4X1或8X1通道的多重異或器。輸入信號(hào)I必需是4或8元素的數(shù)組，具體是哪個(gè)取決于組件輸入?yún)?shù)的選擇。輸入S是一個(gè)2或3元素的數(shù)組，代表了22或23大小的二進(jìn)制編碼，具體是哪種也取決于組件輸入?yún)?shù)的選擇。輸出Y是輸入I的某一個(gè)元素，結(jié)果取決于輸入S的二進(jìn)制代碼等效十進(jìn)制數(shù)。輸出真值表如下：4x1:S⑴ S(2)Y00I⑴011(2)10I⑶111(4)8x1:S⑴S(2)S⑶Y0001(1)0011(2)0101(3)0111(4)1001(5)1011(6)110I⑺1111(8)6.ShiftRegiste〔移位存放器〕N位串入/串出移位存放器由N個(gè)D型觸發(fā)器級(jí)聯(lián)而成。以以以以下圖所示的是由D型觸發(fā)器構(gòu)成的4位移位存放器，其每一個(gè)觸發(fā)器的輸出Q作為下一個(gè)觸發(fā)器的輸入與口相連。為了將記錄從一個(gè)模塊轉(zhuǎn)移到下一模塊，觸發(fā)器承受統(tǒng)一的時(shí)鐘脈沖C。時(shí)鐘脈沖輸入?yún)f(xié)調(diào)串入SI進(jìn)入最左側(cè)觸發(fā)器，串出so輸出最右側(cè)觸發(fā)器。全部存放器中的內(nèi)容相對(duì)于右側(cè)都移動(dòng)一位。存放器狀態(tài)的轉(zhuǎn)變?nèi)Q于C值。假設(shè)C選擇的是下降沿，則輸出的狀態(tài)僅在時(shí)鐘的下降沿處發(fā)生轉(zhuǎn)變。假設(shè)選擇的是上升沿，則輸出的狀態(tài)僅在時(shí)鐘的上升沿處發(fā)生轉(zhuǎn)變。假設(shè)承受了插值法，則相關(guān)的插值信