7-存儲器和陣列結構設計匯總

7-存儲器和陣列結構設計匯總第一頁，共61頁。本章重點存儲器的分類和結構只讀、非易失性及讀寫存儲器的數(shù)據(jù)存儲單元外圍電路——靈敏放大器、譯碼器、驅動器和時序產(chǎn)生器存儲器設計中的功耗和可靠性問題存儲器和陣列結構設計.1第二頁，共61頁。12.1引言密集的數(shù)據(jù)存儲電路是數(shù)字電路或系統(tǒng)設計者的主要考慮之一將存儲單元組成大的陣列，這可以使外圍電路的開銷最小并增加存儲密度本章的意義在于它應用了大量前幾章中介紹過的電路技術存儲器設計可以看成一個高性能、高密度和低功耗電路的設計實例存儲器和陣列結構設計.2第三頁，共61頁。12.1.1存儲器分類時序參數(shù)讀出時間/寫入時間/讀周期/寫周期存儲器和陣列結構設計.3第四頁，共61頁。半導體存儲器分類Read-WriteMemoryNon-VolatileRead-Write

MemoryRead-OnlyMemoryEPROME2PROMFLASHRandomAccessNon-RandomAccessSRAMDRAMMask-ProgrammedProgrammable(PROM)FIFOShiftRegisterCAMLIFO存儲器和陣列結構設計.4第五頁，共61頁。12.1.2存儲器總體結構和單元模塊Word0Word1Word2WordN22WordN21StoragecellMbitsMbitsNwordsS0S1S2SN22A0A1AK21K5log2NSN21Word0Word1Word2WordN22WordN21StoragecellS0Input-Output(Mbits)IntuitivearchitectureforNxMmemoryToomanyselectsignals:Nwords==NselectsignalsK=log2NDecoderreducesthenumberofselectsignalsInput-Output(Mbits)Decoder存儲器和陣列結構設計.5第六頁，共61頁。存儲陣列Problem:ASPECTRATIOorHEIGHT>>WIDTHAmplifyswingtorail-to-railamplitudeSelectsappropriateword存儲器和陣列結構設計.6第七頁，共61頁。層次化的存儲結構優(yōu)點：1、本地字線和位線的長度較短2、快地址只用來激活被尋址的塊節(jié)省功耗存儲器和陣列結構設計.7第八頁，共61頁。SubglobalrowdecoderGlobalrowdecoderSubglobalrowdecoderBlock30Block31128KArrayBlock0Block1ClockgeneratorCS,WEbufferI/ObufferY-addressbufferX-addressbufferx1/x4controllerZ-addressbufferX-addressbufferPredecoderandblockselectorBitlineloadTransfergateColumndecoderSenseamplifierandwritedriverLocalrowdecoder[Hirose90]

例12.2層次化的存儲結構存儲器和陣列結構設計.8第九頁，共61頁。CAM存儲器支持3種工作模式：讀、寫和匹配存儲器和陣列結構設計.9第十頁，共61頁。存儲器時序DRAM時序多路分時尋址技術SRAM時序自定時技術存儲器和陣列結構設計.10第十一頁，共61頁。12.2存儲器內核只讀存儲器NORROM/NANDROM非易失性讀寫存儲器EPROM/EEPROM/Flash讀寫存儲器SRAM/DRAM存儲器和陣列結構設計.11第十二頁，共61頁。12.2.1只讀存儲器工作原理優(yōu)缺點比較WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGND二極管ROMMOSROM1MOSROM2圖12.9ROM的1和0單元的不同實現(xiàn)方式存儲器和陣列結構設計.12第十三頁，共61頁。思考題12.1MOSNORROM陣列確定圖12.10的ROM中存放在地址0、1、2和3處的數(shù)據(jù)值注意：圖中如何使電源線在相鄰單元之間共享而減少了它們的用量WL[0]VDDBL[0]WL[1]WL[2]WL[3]VbiasBL[1]Pull-downloadsBL[2]BL[3]VDD存儲器和陣列結構設計.13第十四頁，共61頁。思考題12.2MOSNORROM存儲器陣列確定圖12.11的ROM中存放在地址0、1、2和3處的數(shù)據(jù)值WL[0]GNDBL[0]WL[1]WL[2]WL[3]VDDBL[1]Pull-updevicesBL[2]BL[3]GND存儲器和陣列結構設計.14第十五頁，共61頁。ROM存儲器編程存儲單元和上拉晶體管尺寸的問題噪聲容限換取性能ACTIVE和CONTACT編程方式的比較Cell注意在布線GND信號時采用了擴散區(qū)PolysiliconMetal1DiffusionMetal1onDiffusion存儲器和陣列結構設計.15第十六頁，共61頁。單元的大部分面積用于位線接觸和接地連接解決方案：采用不同的存儲器結構

未被選中的行，字線全部為高電平WL[0]WL[1]WL[2]WL[3]VDDPull-updevicesBL[3]BL[2]BL[1]BL[0]思考題12.31MOSNANDROM確定圖12.13的ROM中存放在地址0、1、2和3處的數(shù)據(jù)值存儲器和陣列結構設計.16第十七頁，共61頁。NAND結構的主要優(yōu)點(a)采用Metal-1層編程(b)采用降低閾值注入CellPolysiliconMetal1DiffusionMetal1onDiffusion存儲器和陣列結構設計.17第十八頁，共61頁。思考題12.3NOR和NANDROM的電壓擺幅假設圖12.12和圖12.14中的版圖采用我們標準的0.25mCMOS工藝實現(xiàn)，確定PMOS上拉器件的尺寸使最壞情況下VOL1.5V(VDD=2.5V)。這相當于字線擺幅為1V。確定88和512512陣列的值1.NORROM因為每次最多只有一個晶體管可以導通，所以VOL的值與陣列尺寸無關，也與陣列編程無關。所要求的PMOS器件的尺寸(W/L)p=5.242.NANDROM由于是串聯(lián)鏈，VOL的值與存儲器尺寸(行數(shù))及編程都有關對于(88)陣列：=0.49對于(512512)陣列：=0.0077所以，NANDROM很少用于8行或16行以上的陣列中存儲器和陣列結構設計.18第十九頁，共61頁。思考題12.4字線和位線的寄生參數(shù)考慮512512陣列的情形1.NORROM

字線寄生參數(shù)

線電容和柵電容線電阻(多晶硅)

位線寄生參數(shù)

電阻不起作用(鋁線)

漏電容和柵漏電容ROM的瞬態(tài)性能瞬態(tài)響應的定義存儲陣列的大部分延時來自互連寄生參數(shù)VDDCbitrwordcwordWLBL存儲器和陣列結構設計.19第二十頁，共61頁。2.NANDROM

字線寄生參數(shù)

同NORROM

位線寄生參數(shù)

串聯(lián)晶體管鏈的電阻漏/源和整個柵電容VDDCLrwordcwordcbitrbitWLBL存儲器和陣列結構設計.20第二十一頁，共61頁。例12.5一個512512NORROM的傳播延時1.含有M個單元的分布rc線的字線延時

tword=0.38(rwordcword)M2=0.38(17.5Ω(0.049+0.75)fF)5122=1.4ns2.對于位線，它的響應時間取決于翻轉方向。假設有一個(0.5/0.25)下拉器件和一個(1.3125/0.25)上拉晶體管

Cbit=512(0.8+0.009)fF=0.46pFtHL=0.69(13kΩ/2||31kΩ/5.25)0.46pF=0.98nstHL=0.69(31kΩ/5.25)0.46pF=1.87ns說明：字線延時起主要作用。它幾乎全部來自多晶線的大電阻利用計算數(shù)據(jù)和等效模型，可以推導出存儲器內核及其部件的傳播延時的估計值解決字線延時問題從兩端驅動地址線和采用金屬旁路線仔細分割存儲器成許多尺寸合適的子塊以均衡字線和位線的延時存儲器和陣列結構設計.21第二十二頁，共61頁。例12.6一個512512NANDROM的傳播延時1.字線延時與NOR的情況相似

tword=0.38(rwordcword)M2=0.38(15Ω(0.049+0.56)fF)5122=1.3ns2.關于位線延時，最壞情況發(fā)生在當整個一列除一個單元以外都存放0并且最下面的晶體管導通時。(忽略上拉晶體管的影響)tHL=0.388.7kΩ0.85fF5112=0.73stLH=0.69(31kΩ/0.0077)(5110.85fF)=1.2s說明：這些延時在大多數(shù)情況下顯然是不能接受的。把存儲器分割成較小的模塊似乎是唯一合理的選擇存儲器和陣列結構設計.22第二十三頁，共61頁。功耗與預充電的存儲陣列NAND和NOR結構繼承了偽NMOS門的所有缺點：有比邏輯VOL是由上拉和下拉器件的尺寸比決定的靜態(tài)功耗當輸出為低電平時，在電源軌線之間存在靜態(tài)電流通路例12.7NORROM的靜態(tài)功耗考慮(512512)NORROM的情況?？梢院侠淼丶僭O平均有50％的輸出是低電平。假設靜態(tài)電流大約等于0.21mA(輸出電壓為1.5V時)。這意味著在沒有任何操作時，總靜態(tài)功耗為(512/2)0.21mA2.5V=0.14W存儲器和陣列結構設計.23第二十四頁，共61頁。解決方案：采用預充電邏輯WL[0]GNDBL[0]WL[1]WL[2]WL[3]VDDBL[1]PrechargedevicesBL[2]BL[3]GNDpreφPMOS預充電器件的尺寸可以按需要設計得較大，而時鐘的設計變得更加困難存儲器和陣列結構設計.24第二十五頁，共61頁。12.2.2非易失性讀寫存儲器浮柵晶體管多了一個額外的多晶硅條插在柵和溝道之間，因而稱為浮柵FloatinggateSourceSubstrateGateDrainn+n+_ptoxtoxGSD器件截面圖電路符號存儲器和陣列結構設計.25第二十六頁，共61頁。它的閾值電壓是可編程的0V5V0VDS5V2.5V5VDS20V10V5V20VDS雪崩注入移去編程電壓后電荷仍被捕獲編程形成了較高的閾值VT由于浮柵為SiO2所包圍，而SiO2是一個極好的絕緣體，所以被捕獲的電荷可以在浮柵上存放許多年，即使在電源電壓被移去之后也是如此，這就是易失性存儲的機理存儲器和陣列結構設計.26第二十七頁，共61頁?？刹脸删幊讨蛔x存儲器(EPROM)優(yōu)點結構簡單、密度極高、可以低成本來生產(chǎn)大容量存儲器缺點擦除過程慢、有限的耐久性、編程過程功耗很大擦除過程必須在“系統(tǒng)外”進行存儲器和陣列結構設計.27第二十八頁，共61頁。電擦除可編程只讀存儲器(EEPROM)FloatinggateSourceSubstratepGateDrainn1n120–30nm10nm-10V10VIVGDWLBLVDD存儲器和陣列結構設計.28第二十九頁，共61頁?？扉W電擦除可編程只讀存儲器(Flash)應用最普遍的非易失性存儲器結構是EPROM和EEPROM方法的組合一次擦除許多存儲單元——Flash概念的來源Controlgateerasurep-substrateFloatinggateThintunnelingoxiden1sourcen1drainprogramming存儲器和陣列結構設計.29第三十頁，共61頁。NORFlash存儲器的基本操作A.擦除操作存儲器和陣列結構設計.30第三十一頁，共61頁。NORFlash存儲器的基本操作B.寫操作存儲器和陣列結構設計.31第三十二頁，共61頁。NORFlash存儲器的基本操作C.讀操作存儲器和陣列結構設計.32第三十三頁，共61頁。非易失性存儲器的新趨勢多位存儲的非易失性存儲器FRAMMRAM非易失性讀寫存儲器——小結存儲器和陣列結構設計.33第三十四頁，共61頁。12.2.3讀寫存儲器(RAM)靜態(tài)隨機存取存儲器(SRAM)WLBLVDDM5M6M4M1M2M3BLQQ存儲器和陣列結構設計.34第三十五頁，共61頁。例題12.8CMOSSRAM——讀操作WLBLVDDM5M6M4M1VDDVDDVDDBLQ=1Q=0CbitCbit存儲器和陣列結構設計.35第三十六頁，共61頁。000.20.40.60.811.20.5Voltagerise[V]11.21.52CellRatio(CR)2.53VoltageRise(V)CMOSSRAM分析(讀操作)存儲器和陣列結構設計.36第三十七頁，共61頁。例題12.9CMOSSRAM——寫操作BL=1BL=0Q=0Q=1M1M4M5M6VDDVDDWL存儲器和陣列結構設計.37第三十八頁，共61頁。CMOSSRAM分析(寫操作)存儲器和陣列結構設計.38第三十九頁，共61頁。SRAM單元的性能VDDGNDQQWLBLBLM1M3M4M2M5M6六管CMOSSRAM存儲器單元的版圖存儲器和陣列結構設計.39第四十頁，共61頁。M3RLRLVDDWLQQM1M2M4BLBL電阻負載SRAM單元(四管CMOSSRAM）存儲器和陣列結構設計.40第四十一頁，共61頁。動態(tài)隨機存取存儲器(DRAM)WWLBL1M1XM3M2CSBL2RWLVDDVDD2VTDVVDD2VTBL2BL1XRWLWWL三管動態(tài)存儲單元存儲器和陣列結構設計.41第四十二頁，共61頁。BL2BL1GNDRWLWWLM3M2M1三管動態(tài)存儲單元的版圖例子存儲器和陣列結構設計.42第四十三頁，共61頁。單管動態(tài)存儲單元存儲器和陣列結構設計.43第四十四頁，共61頁。DV(1)V(1)V(0)tVPREVBLSenseampactivatedWordlineactivated敏感放大器操作讀操作期間的位線電壓波形存儲器和陣列結構設計.44第四十五頁，共61頁。M1wordlineDiffusedbitlinePolysilicongatePolysiliconplateCapacitorMetalwordlinePolySiO2FieldOxiden+n+InversionlayerinducedbyplatebiasPoly采用多晶硅擴散電容作為存儲節(jié)點的1TDRAM單元A.截面圖B.版圖存儲器和陣列結構設計.45第四十六頁，共61頁。先進的1TDRAM存儲單元CellPlateSiCapacitorInsulatorStorageNodePoly2ndFieldOxideRefillingPolySiSubstrateCapacitordielectriclayerCellplateWordlineInsulatingLayerIsolationTransfergateStorageelectrodeA.溝槽電容單元B.堆疊電容單元存儲器和陣列結構設計.46第四十七頁，共61頁。12.2.4按內容尋址或相聯(lián)存儲器(CAM)除存儲數(shù)據(jù)外，它還能有效地將所有存儲數(shù)據(jù)與新輸入的數(shù)據(jù)進行比較CAMBitWordBit???CAMBitBitCAMWordWired-NORMatchLineMatchM1M2M7M6M4M5M8M9M3intSWord???CAMBitBitS9管CAM單元存儲器和陣列結構設計.47第四十八頁，共61頁。AddressDecoderHitLogicCAMARRAYInputDriversTagHitAddressSRAMARRAYSenseAmps/InputDriversDataR/W例12.11相聯(lián)存儲器在高速緩存中的應用存儲器和陣列結構設計.48第四十九頁，共61頁。12.6存儲器設計的實例研究12.6.1可編程邏輯陣列GNDGNDGNDGNDGNDGNDGNDVDDX0X0X1f0f1X1X2X2AND-planeOR-planeVDD圖12.74偽NMOSPLA存儲器和陣列結構設計.49第五十頁，共61頁。GNDGNDVDDφANDAND-planeOR-planeφANDX0X0X1X1X2X2VDDφORφORf0f1圖12.75PLA的動態(tài)實現(xiàn)存儲器和陣列結構設計.50第五十一頁，共61頁。tpretevalDummyANDrowDummyANDrowφORφANDφφORφANDφANDφA.時鐘信號B.時序產(chǎn)生電路圖12.76自定時動態(tài)PLA時鐘信號的產(chǎn)生存儲器和陣列結構設計.51第五十二頁，共61頁。12.6.24MbSRAM圖12.77分級字線選擇技術存儲器和陣列結構設計.52第五十三頁，共61頁。Bit-lineloadBlo