EDA設(shè)計的自動售飲料機(jī)當(dāng)文網(wǎng)提供

前言隨著電子技術(shù)和計算機(jī)技術(shù)的飛速發(fā)展，電子線路的設(shè)計工作也日益顯得重要。經(jīng)過人工設(shè)計、制作實驗板、調(diào)試再修改的多次循環(huán)才定型的傳統(tǒng)產(chǎn)品設(shè)計方法必然被計算機(jī)輔助設(shè)計所取代，因為這種費(fèi)時費(fèi)力又費(fèi)資源的設(shè)計調(diào)試方法既增加了產(chǎn)品開發(fā)的成本，又受到實驗工作場地及儀器設(shè)備的限制。為了克服上述困難，加拿大InteractiveImageTechnologies公司推出的基于Windows95／98／NT操作系統(tǒng)的EDA軟件。他可以將不同類型的電路組合成混合電路進(jìn)行仿真。此外，從另一角度來看，隨著計算機(jī)技術(shù)和集成電路技術(shù)的發(fā)展，現(xiàn)代電子與電工設(shè)計，已經(jīng)步入了電子設(shè)計自動化（EDA）的時代，采用虛擬仿真的手段對電子產(chǎn)品進(jìn)行前期工作的調(diào)試，已成為一種發(fā)展的必然趨勢。通過對實際電子線路的仿真分析，從而提高對電路的分析、設(shè)計和創(chuàng)新能力。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。FPGA(現(xiàn)場可編程門陣列)與CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件，它們是在PAL,GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的PAL,GAL等相比較，F(xiàn)PGA／CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA／CPLD實際上就是一個子系統(tǒng)部件。本次EDA課程設(shè)計就是利用VerilogHDL來設(shè)計基于ACEX1K30TC144-3型號的FPGA來設(shè)計一個自動售貨機(jī)，機(jī)器設(shè)有2個投幣孔，可以接受一元和五角的硬幣，每瓶飲料2.5元，可用2個按鍵來代替。還設(shè)有2個輸出，要求有找零和提示信號，分別輸出飲料和找零，設(shè)計按照EDA課程設(shè)計的流程，源代碼的編寫，前仿真，綜合，然后布局布線，后仿真，前、后仿真驗證成功后，下載到FPGA實驗箱上進(jìn)行驗證。本此設(shè)計綜合利用ModelSimSE6.0、leonardospectrum、MAX+PLUS210.0等設(shè)計軟件進(jìn)行課程設(shè)計。目

錄一、自動售飲料機(jī)系統(tǒng)設(shè)計任務(wù)書

二、自動售飲料機(jī)方案三、自動售飲料機(jī)控制系統(tǒng)設(shè)計詳細(xì)說明1.系統(tǒng)完整程序代碼及系統(tǒng)測試程序代碼2.系統(tǒng)的頂層原理圖、RLT級原理圖、technology級原理圖3.前仿真波形及分析4.綜合后仿真波形及分析5.EDA試驗箱的實驗下載及調(diào)試6.系統(tǒng)原理圖四、系統(tǒng)設(shè)計工作進(jìn)程1.小組成員分工及安排2.工作日程表3.本人承擔(dān)的任務(wù)和執(zhí)行的情況五、收獲和體會六、參考文獻(xiàn)一、自動售飲料機(jī)系統(tǒng)設(shè)計任務(wù)書課程設(shè)計要求：設(shè)計一個自動售飲料機(jī)。假定每瓶飲料售價為2.5元，可使用兩種硬幣，即5角和1元，機(jī)器有找零功能。機(jī)器設(shè)計有2個投幣孔，可用2個按鍵來代替。還設(shè)有2個輸出孔，分別輸出飲料和找零，提示用戶取走飲料和零錢。二、自動售飲料機(jī)方案Verilog程序源代碼：modulesell(yi_yuan,wu_jiao,

get,half_out,sell_out,reset,clk);parameteridle=0,half=1,one=2,two=3,three=4;inputyi_yuan,wu_jiao,reset,clk;outputget,half_out,sell_out;regget,half_out,sell_out;reg[2:0]s;always@(posedgeclk)beginif(reset)beginsell_out=0;

get=0;

half_out=0;

s=idle;endelsecase(s)idle:beginsell_out=0;

get=0;half_out=0;if(wu_jiao)

s=half;else

if(yi_yuan)s=one;endhalf:beginif(wu_jiao)

s=one;elseif(yi_yuan)s=two;endone:beginif(wu_jiao)s=two;elseif(yi_yuan)s=three;endtwo:

beginif(wu_jiao)s=three;

elseif(yi_yuan)

beginsell_out=1;get=1;

s=idle;endendthree:

beginif(wu_jiao)

beginsell_out=1;get=1;

s=idle;endelseif(yi_yuan)begin

sell_out=1;get=1;half_out=1;s=idle;endenddefault:beginsell_out=0;

get=0;half_out=0;

s=idle;

end

endcaseendendmodule測試代碼：`timescale1ns/1nsmodulesell_top;regyi_yuan,wu_jiao,reset,CLK;wireget,half_out,sell_out;always#50CLK=~CLK;initialbeginCLK=0;reset=1;#100

reset=0;yi_yuan=0;wu_jiao=0;endalways@(posedgeCLK)beginwu_jiao={$random}%2;#50wu_jiao=0;endalways@(posedgeCLK)beginif(!wu_jiao)yi_yuan=1;#50yi_yuan=0;endsellm(.yi_yuan(yi_yuan),.wu_jiao(wu_jiao),.get(get),.half_out(half_out),.sell_out(sell_out),.reset(reset),.clk(CLK));endmodule三、

自動售飲料機(jī)控制系統(tǒng)設(shè)計詳細(xì)說明仿真前波形及分析：分析前仿真波形，每個時鐘周期為100ns，如圖：在100ns系統(tǒng)復(fù)位，到550ns時，輸入5個wu_jiao信號，get和sell_out信號出現(xiàn)告電平，持續(xù)100ns，表示賣出和取飲料信號。第三組開始輸入信號：在1050ns且為上升沿時，1個yi_yuan高電平，后接著倆wu_jiao高電平，又一個yi_yuan高電平，half_out/get和sell_out信號出現(xiàn)告電平持續(xù)100ns，表示分別有賣出、找零和取飲料信號。在1850ns時第5組測試數(shù)據(jù)開始，同時為時鐘上升沿，分別有三個wu_jiao和一個yi_yuan高電平，滿足輸出，get、sell_out同時為高，持續(xù)100ns,表示分別賣出和取飲料信號。系統(tǒng)的頂層原理圖如下：RLT級原理圖：綜合后technology級原理圖：后仿真測試代碼：由于在綜合中名字有所改變，故如下的原sell改為sellnow，并且經(jīng)過綜合原clk改為CLK：`timescale1ns/1nsmodulesell_top;regyi_yuan,wu_jiao,reset,CLK;wireget,half_out,sell_out;always#50CLK=~CLK;initialbeginCLK=0;reset=1;#100

reset=0;yi_yuan=0;wu_jiao=0;endalways@(posedgeCLK)beginwu_jiao={$random}%2;#50wu_jiao=0;endalways@(posedgeCLK)beginif(!wu_jiao)yi_yuan=1;#50yi_yuan=0;endsellnowm(.yi_yuan(yi_yuan),.wu_jiao(wu_jiao),.get(get),.half_out(half_out),.sell_out(sell_out),.reset(reset),.CLK(CLK));endmodule后仿真圖形如下：后仿真圖形分析：采用系統(tǒng)函數(shù)隨機(jī)產(chǎn)生測試數(shù)據(jù)，在100ns時系統(tǒng)復(fù)位，在150ns時測試數(shù)據(jù)有效，輸入5個wu_jiao信號，在550ms時滿足輸出，但在650ns時輸出get、sell_out同時為高，持續(xù)100ns，布局布線后信號產(chǎn)生遲延為100ns，在650ns到950ns中輸入3個wu_jiao和一個yi_yuan信號，在950ns使?jié)M足輸出，但在1050ms時產(chǎn)生輸出，get、sell_out同時為高，持續(xù)100ns，在1050ns到1350ns中輸入2個wu_jiao2個yi_yuan信號，在1350ns時滿足輸出，