微機(jī)原理存儲器系統(tǒng)

微機(jī)原理存儲器系統(tǒng)第1頁，共69頁，2023年，2月20日，星期四第5章半導(dǎo)體存儲器及其接口教學(xué)重點(diǎn)芯片SRAM2114

和DRAM4116芯片EPROM2764

和EEPROM2817ASRAM、EPROM與CPU的連接第2頁，共69頁，2023年，2月20日，星期四與“組成原理”區(qū)別：

側(cè)重講解存儲設(shè)備與CPU的連接及工作時序問題；即面向應(yīng)用。第3頁，共69頁，2023年，2月20日，星期四5.1半導(dǎo)體存儲器概述微機(jī)的存儲系統(tǒng)體系結(jié)構(gòu)寄存器——位于CPU中主存——由半導(dǎo)體存儲器(ROM/RAM)構(gòu)成輔存——指磁盤、磁帶、磁鼓、光盤等大容量存儲器，采用磁、光原理工作，以外設(shè)的形式存在并被訪問高速緩存(Cache)——由靜態(tài)RAM芯片構(gòu)成,容量不大，高速，平衡CPU和主存之間的速度差異。第4頁，共69頁，2023年，2月20日，星期四CPU（寄存器）Cache（高速緩存）主存（內(nèi)存）輔存（外存）從上往下看，存儲容量遞增，訪問速度和單位存儲價格遞減，被系統(tǒng)訪問的頻度遞減。存儲系統(tǒng)體系結(jié)構(gòu)整體上，獲得接近Cache的訪問速度和比實(shí)際內(nèi)存更大的等效內(nèi)存。虛擬存儲第5頁，共69頁，2023年，2月20日，星期四Cache緩沖存儲的目的是用接近Cache的速度訪問更大容量的內(nèi)存；虛擬內(nèi)存存儲的目的是擴(kuò)大程序員眼中的主存容量；二者都是通過“模塊調(diào)度”實(shí)現(xiàn)的；基于一個基本事實(shí)：如果一個存儲單元被訪問，則近期訪問它相鄰單元的幾率也會很高-訪問的局部性（LocalityofReference)原理；原因：程序和數(shù)據(jù)的連續(xù)存儲。第6頁，共69頁，2023年，2月20日，星期四5.1.1半導(dǎo)體存儲器的分類按制造工藝分類雙極型Bipolar（空穴和載流子）：TTL電路。速度快、集成度低、功耗大MOS型（一種載流子,溝道導(dǎo)電）：MOS電路Mental-Oxide-Semiconductor.速度慢、集成度高、功耗低按使用屬性分類隨機(jī)存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：只讀、斷電不丟失第7頁，共69頁，2023年，2月20日，星期四半導(dǎo)體存儲器的分類半導(dǎo)體存儲器只讀存儲器（ROM）隨機(jī)存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）非易失RAM（NVRAM）nonvolatile掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）ElectricallyErasable

現(xiàn)最常用volatile第8頁，共69頁，2023年，2月20日，星期四讀寫存儲器RAM類型構(gòu)成速度集成度應(yīng)用SRAM觸發(fā)器快低小容量系統(tǒng)DRAM極間電容慢高大容量系統(tǒng)NVRAM帶微型電池快低小容量非易失CMOS，用來記憶系統(tǒng)配置，時鐘需要配置刷新電路，因?yàn)殡娙莺苋菀仔孤峨姾桑瑢?dǎo)致信息丟失內(nèi)存條第9頁，共69頁，2023年，2月20日，星期四只讀存儲器ROM掩膜（masked）ROM：在出廠前由芯片廠家將程序?qū)懙絉OM芯片中，不可更改；在硅片上選定的區(qū)域中對一個不透明的圖形模板掩膜，繼而下面的腐蝕或擴(kuò)散將只影響選定的區(qū)域。OTP-ROM：允許一次編程（One-TimeProgrammable），此后不可更改，出廠時存儲信息全1EPROM：ErasablePROM，用紫外光擦除（UV-EPROM：Ultraviolet)，可重復(fù)編程；芯片頂部有圓形窗口。EEPROM（E2PROM）：采用加電方法在線進(jìn)行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，集成度更高，價格便宜，U盤，F(xiàn)lash-BIOS。第10頁，共69頁，2023年，2月20日，星期四5.1.2半導(dǎo)體存儲器芯片的結(jié)構(gòu)地址寄存地址譯碼存儲體控制電路AB數(shù)據(jù)寄存讀寫電路DBOEWECS①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內(nèi)某個特定的存儲單元③

片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作第11頁，共69頁，2023年，2月20日，星期四①存儲體每個存儲單元具有一個唯一的地址，可存儲1位（位片結(jié)構(gòu)）或多位（字片結(jié)構(gòu)）二進(jìn)制數(shù)據(jù)存儲容量與地址、數(shù)據(jù)線根數(shù)有關(guān)：

芯片存儲容量 ＝存儲單元數(shù)目×每單元存儲位數(shù)

＝2M×N(B)

M：芯片的地址線根數(shù)

N：芯片的數(shù)據(jù)線根數(shù)

第12頁，共69頁，2023年，2月20日，星期四EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引腳圖A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256邏輯圖第13頁，共69頁，2023年，2月20日，星期四VDDA8A9VPP-OEA10-CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss2716EPROM123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4-WEA6A5A4A3A0A1A2-CSGND2114SRAM第14頁，共69頁，2023年，2月20日，星期四②地址譯碼電路:根據(jù)地址選中某單元譯碼器A5A4A3A2A1A06301存儲單元64個單元單譯碼A2A1A0行譯碼710列譯碼A3A4A501764個單元雙譯碼6：64兩組3：8第15頁，共69頁，2023年，2月20日，星期四③片選和讀寫控制邏輯片選端-CS或-CE有效時，允許對該芯片進(jìn)行訪問操作無效時，芯片與數(shù)據(jù)總線隔離輸出控制-OE控制讀操作。有效時，芯片內(nèi)數(shù)據(jù)輸出該控制端一般連接系統(tǒng)的讀控制線（-RD或-MEMR)寫允許控制-WE控制寫操作。有效時，數(shù)據(jù)進(jìn)入芯片中該控制端一般連接系統(tǒng)的寫控制線（-WR或-MEMW)第16頁，共69頁，2023年，2月20日，星期四5.2隨機(jī)存取存儲器靜態(tài)RAMSRAM2114SRAM6264動態(tài)RAMDRAM4116DRAM2164第17頁，共69頁，2023年，2月20日，星期四5.2.1靜態(tài)RAMSRAM的基本存儲單元是觸發(fā)器電路只要不掉電，信息就不會丟失。主板上的CMOSRAM每個基本存儲單元存儲1位二進(jìn)制數(shù)許多個基本存儲單元形成行列存儲矩陣SRAM一般采用“字結(jié)構(gòu)”存儲矩陣：每個存儲單元存放多位（4、8、16等）每個存儲單元具有唯一的地址第18頁，共69頁，2023年，2月20日，星期四靜態(tài)RAM的存儲結(jié)構(gòu)六管基本存儲電路列選線Y數(shù)據(jù)線D數(shù)據(jù)線D’T8T7行選線XT1T5T2T6T4T3VDDBA6管基本存儲單元列選通第19頁，共69頁，2023年，2月20日，星期四SRAM芯片2114存儲容量為1024×418個引腳：10

根地址線A9～A04根數(shù)據(jù)線I/O4～I(xiàn)/O1片選-CS讀寫-WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4-WEA6A5A4A3A0A1A2-CSGND第20頁，共69頁，2023年，2月20日，星期四SRAM2114的功能工作方式-CS-WEI/O4～I(xiàn)/O1未選中讀操作寫操作100×10高阻輸出輸入第21頁，共69頁，2023年，2月20日，星期四SRAM芯片6264存儲容量為

8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D02根片選-CS1、CS2讀寫-WE、-OE+5V-WECS2A8A9A11-OEA10-CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615NC：空引腳，懸空或接地第22頁，共69頁，2023年，2月20日，星期四SRAM6264的功能工作方式-CS1CS2-WE-OED7～D0未選中未選中讀操作寫操作1×00×011××10××01高阻高阻輸出輸入第23頁，共69頁，2023年，2月20日，星期四5.2.2動態(tài)RAMDRAM的基本存儲單元是單個場效應(yīng)管及其極間電容，以電容的充放電作為信息存儲手段。第24頁，共69頁，2023年，2月20日，星期四動態(tài)RAM的存儲結(jié)構(gòu)單管基本存儲電路C2C1行選線列選線數(shù)據(jù)線T2T1單管基本存儲單元C1比較小，電荷容易泄露，必須配備“讀出再生放大電路”進(jìn)行刷新，以再生原存信息。第25頁，共69頁，2023年，2月20日，星期四DRAM芯片4116存儲容量為16K×116個引腳：7根地址線A6～A01根數(shù)據(jù)輸入線DIN1

根數(shù)據(jù)輸出線DOUT行地址選通–RAS

RowAddressStrobe列地址選通-CAS讀寫控制-WEVBBDIN-WE-RASA0A2A1VDDVSS-CASDOUTA6A3A4A5VCC12345678161514131211109？第26頁，共69頁，2023年，2月20日，星期四DRAM4116的讀周期存儲地址需要分兩批傳送地址選通信號-RAS有效，開始傳送行地址，-RAS相當(dāng)于片選信號隨后，列地址選通信號-CAS有效，傳送列地址讀寫信號-WE讀有效數(shù)據(jù)從DOUT引腳輸出第27頁，共69頁，2023年，2月20日，星期四DRAM4116的刷新采用“僅行地址有效”方法刷新行地址選通-RAS有效，傳送行地址列地址選通-CAS無效，沒有列地址芯片內(nèi)部對1行中所有的存儲單元進(jìn)行刷新沒有數(shù)據(jù)從芯片中輸出，也沒有數(shù)據(jù)輸入芯片系統(tǒng)中所有動態(tài)存儲芯片的同一行同時得到刷新每隔固定的時間（約15uS）DRAM必須進(jìn)行一次刷新，2毫秒（128次）可將DRAM全部刷新一遍第28頁，共69頁，2023年，2月20日，星期四DRAM芯片2164存儲容量為64K×116個引腳：8

根地址線A7～A01

根數(shù)據(jù)輸入線DIN1根數(shù)據(jù)輸出線DOUT行地址選通-RAS列地址選通-CAS讀寫控制-WENCDIN-WE-RASA0A2A1GNDVSS-CASDOUTA6A3A4A5A712345678161514131211109第29頁，共69頁，2023年，2月20日，星期四5.3只讀存儲器——EPROM、EEPROMEPROM2716EPROM2764第30頁，共69頁，2023年，2月20日，星期四5.3.1EPROMEPROM芯片頂部開有一個圓形的石英窗口，用于紫外線透過、以擦除芯片中保存的信息使用專門的編程器（燒寫器）對EPROM芯片進(jìn)行編程編程后，應(yīng)貼上不透光的封條出廠時，每個基本存儲單元存儲的都是信息“1”，編程實(shí)際上就是將“0”寫入某些基本存儲單元第31頁，共69頁，2023年，2月20日，星期四EPROM芯片2716存儲容量為

2K×824個引腳：11根地址線A10～A08根數(shù)據(jù)線DO7～DO0片選/編程-CE/PGM讀寫-OE編程電壓VPPVDDA8A9VPP-OEA10-CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss第32頁，共69頁，2023年，2月20日，星期四EPROM2716的功能工作方式-CE/PGM-OEVCCVPPDO7～DO0待用1×＋5V＋5V高阻讀出00＋5V＋5V輸出讀出禁止01＋5V＋5V高阻編程寫入正脈沖1＋5V＋25V輸入編程校驗(yàn)00＋5V＋25V輸出編程禁止01＋5V＋25V高阻第33頁，共69頁，2023年，2月20日，星期四EPROM芯片2764存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選-CE編程-PGM讀寫-OE編程電壓VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVcc-PGMNCA8A9A11-OEA10-CED7D6D5D4D312345678910111213142827262524232221201918171615第34頁，共69頁，2023年，2月20日，星期四EPROM2764的功能工作方式-CE-OE-PGMA9VPPDO7～DO0讀出001×＋5V輸出讀出禁止011×＋5V高阻待用1×××＋5V高阻Intel標(biāo)識00＋12V1＋5V輸出編碼標(biāo)準(zhǔn)編程01負(fù)脈沖×＋25V輸入Intel編程01負(fù)脈沖×＋25V輸入編程校驗(yàn)001×＋25V輸出編程禁止1×××＋25V高阻第35頁，共69頁，2023年，2月20日，星期四5.4半導(dǎo)體存儲器與CPU的連接半導(dǎo)體存儲器與CPU的連接是本章的重點(diǎn)SRAM、EPROM等存儲器芯片與CPU的連接其譯碼方法同樣適合I/O端口第36頁，共69頁，2023年，2月20日，星期四5.4.1存儲芯片與CPU的連接存儲芯片數(shù)據(jù)線的處理存儲芯片地址線的處理存儲芯片片選端的處理存儲芯片讀寫控制線的處理第37頁，共69頁，2023年，2月20日，星期四1.存儲芯片數(shù)據(jù)線的處理若芯片的數(shù)據(jù)線正好8根：一次可從芯片中訪問到8位數(shù)據(jù)全部數(shù)據(jù)線與系統(tǒng)的8位數(shù)據(jù)總線相連若芯片的數(shù)據(jù)線不足8根：一次不能從一個芯片中訪問到8位數(shù)據(jù)利用多個芯片擴(kuò)充數(shù)據(jù)位（數(shù)據(jù)寬度）這種擴(kuò)充方式稱“位擴(kuò)充”第38頁，共69頁，2023年，2月20日，星期四2114（1）A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I(xiàn)/O1CECE第5章：位擴(kuò)充兩片同時選中數(shù)據(jù)分別提供多個位擴(kuò)充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位數(shù)其它連接都一樣這些芯片應(yīng)被看作是一個整體常被稱為“芯片組”第39頁，共69頁，2023年，2月20日，星期四2.存儲芯片地址線的連接芯片的地址線通常應(yīng)全部與系統(tǒng)的低位地址總線相連尋址時，這部分地址的譯碼是在存儲芯片內(nèi)完成的，我們稱為“片內(nèi)譯碼”第40頁，共69頁，2023年，2月20日，星期四片內(nèi)譯碼000H001H002H…3FDH3FEH3FFH00…0000…0100…10…11…0111…1011…11（16進(jìn)制表示）A9～A0片內(nèi)10

位地址譯碼10位地址的變化：全0~全1第41頁，共69頁，2023年，2月20日，星期四3.存儲芯片片選端的譯碼存儲系統(tǒng)常需要利用多個存儲芯片進(jìn)行容量的擴(kuò)充，也就是擴(kuò)充存儲器的地址范圍這種擴(kuò)充簡稱為“地址擴(kuò)充”或“字?jǐn)U充”通過存儲芯片的片選端與系統(tǒng)的高位地址線相關(guān)聯(lián)來實(shí)現(xiàn)對存儲芯片（芯片組）的尋址第42頁，共69頁，2023年，2月20日，星期四地址擴(kuò)充（字?jǐn)U充）（2）A9～A0D7～D0-CED7～D0（1）A9～A0D7～D0-CEA9～A0低位地址線高位地址線A19～A10譯碼器00000000010000000000第43頁，共69頁，2023年，2月20日，星期四⑴譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一一個“有效輸出”的過程譯碼器件：采用門電路組合邏輯進(jìn)行譯碼采用集成譯碼器進(jìn)行譯碼，常用的器件有：2-4（4選1）譯碼器74LS1393-8（8選1）譯碼器74LS1384-16（16選1）譯碼器74LS154第44頁，共69頁，2023年，2月20日，星期四譯碼的概念N

位編碼輸入2N

位譯碼輸出唯一有效的輸出其余均無效譯碼器第45頁，共69頁，2023年，2月20日，星期四門電路譯碼A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y第46頁，共69頁，2023年，2月20日，星期四譯碼器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引腳圖Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理圖第47頁，共69頁，2023年，2月20日，星期四74LS138的功能表片選輸入編碼輸入輸出E3-E2-E1CBA-Y7~-Y010000011111110（僅Y0*有效）00111111101（僅Y1*有效）01011111011（僅Y2*有效）01111110111（僅Y3*有效）10011101111（僅Y4*有效）10111011111（僅Y5*有效）11010111111（僅Y6*有效）11101111111（僅Y7*有效）非上述情況×××11111111（全無效）第48頁，共69頁，2023年，2月20日，星期四74LS138連接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A15若A19A18A17A16A15輸入“00101”，哪個輸出端有效？若A19A18A17A16A15輸入“10101”，哪個輸出端有效？第49頁，共69頁，2023年，2月20日，星期四⑵全譯碼所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址包括低位地址線對芯片內(nèi)各存儲單元的譯碼尋址（片內(nèi)譯碼），高位地址線對存儲芯片的譯碼尋址（片選譯碼）采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復(fù)譯碼電路可能比較復(fù)雜、連線也較多示例第50頁，共69頁，2023年，2月20日，星期四全譯碼示例A19A18A17A15A14A13A16CBAE3138

A12～A0CEY6E2E1IO/-M2764請看地址分析第51頁，共69頁，2023年，2月20日，星期四1C000H1DFFFH全0全100011100001110地址范圍A12～A0A19A18A17A16A15A14A13全譯碼示例——地址分析第52頁，共69頁，2023年，2月20日，星期四⑶部分譯碼只有部分（高位）地址線參與對存儲芯片的譯碼每個存儲單元將對應(yīng)多個地址（地址重復(fù)），需要選取一個可用地址可簡化譯碼電路的設(shè)計(jì)但系統(tǒng)的部分地址空間將被浪費(fèi)示例第53頁，共69頁，2023年，2月20日，星期四部分譯碼示例138A17A16A11～A0A14A13A12(4)(3)(2)(1)2732273227322732CBAE3-E2-E1IO/-M-CE-CE-CE-CE-Y0-Y1-Y2-Y3請看地址分析第54頁，共69頁，2023年，2月20日，星期四部分譯碼示例——地址分析1234芯片××10×××10×××10×××10×A19～

A1520000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH全0～全1全0～全1全0～全1全0～全1000001010011一個可用地址A11～A0A14～

A12第55頁，共69頁，2023年，2月20日，星期四⑷線選譯碼只用少數(shù)幾根高位地址線進(jìn)行芯片的譯碼，且每根負(fù)責(zé)選中一個芯片（組）雖構(gòu)成簡單，但地址空間嚴(yán)重浪費(fèi)必然會出現(xiàn)地址重復(fù) 一個存儲地址會對應(yīng)多個存儲單元示例第56頁，共69頁，2023年，2月20日，星期四線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECE請看地址分析第57頁，共69頁，2023年，2月20日，星期四線選譯碼示例——地址分析12芯片××××××××××A19～

A1504000H～05FFFH02000H～03FFFH全0～全1全0～全11001一個可用地址A12～A0A14A13切記：

A14A13＝“00”

的情況不能出現(xiàn)，此時，00000H～01FFFH

的地址將不能使用第58頁，共69頁，2023年，2月20日，星期四片選端常有效A19～A15

A14～A0

全0～全1D7～D027256EPROMA14～A0CE片選端常有效與A19～A15無關(guān)令芯片（組）的片選端常有效不與系統(tǒng)的高位地址線發(fā)生聯(lián)系芯片（組）總處在被選中的狀態(tài)雖簡單易行、但無法再進(jìn)行地址擴(kuò)充，會出現(xiàn)“地址重復(fù)”第59頁，共69頁，2023年，2月20日，星期四地址重復(fù)1個存儲單元具有多個存儲地址的現(xiàn)象原因：有些高位地址線沒有用、可任意使用地址：出現(xiàn)地址重復(fù)時，常選取其中既好用、又不沖突的一個“可用地址”例如：00000H～07FFFH選取的原則：高位