集成電路設(shè)計方法-復(fù)習(xí)提綱

1、集成電路設(shè)計方法一復(fù)習(xí)提綱2、實際約束：設(shè)計最優(yōu)化約束：建立時鐘，輸入延時， 輸出延時，最大面積設(shè)計規(guī)則約束：最大扇出，最大電容39 .靜態(tài)時序分析路徑的定義靜態(tài)時序分析通過檢查所有可能路徑上的時序沖突來 驗證芯片設(shè)計的時序正確性。時序路徑的起點是一個時序邏 輯單元的時鐘端，或者是整個電路的輸入端口，時序路徑的 終點是下一個時序邏輯單元的數(shù)據(jù)輸入端，或者是整個電路 的輸出端口。40.什么叫原碼、反碼、補碼？原碼：X為正數(shù)時，原碼和X 一樣；X為負數(shù)時，原碼 是在X的符號位上寫“1” 反碼：X為正數(shù)是，反碼和 原碼一樣；X為負數(shù)時，反碼為原碼各位取反補碼：X為正數(shù)時，補碼和原碼一樣；X為負數(shù)時，

2、補 碼在反碼的末位加“1” 41.為什么說擴展補碼的符號位不 影響其值？ SSSS SXXX = 1111 S XXX +12n2n12n1 例如 1XXX=11XXX,即為 XXX-23=XXX+23-24.乘法器主要解決什么問題？ 1.提高運算速度2.符號位的處理43.時鐘網(wǎng)絡(luò)有哪幾類？各自優(yōu)缺點？ 1. H樹型的時鐘網(wǎng)絡(luò):優(yōu)點：如果時鐘負載在整個芯片內(nèi)部都很均衡，那么H 樹型時鐘網(wǎng)絡(luò)就沒有系統(tǒng)時鐘偏斜。 缺點：不同分支上的 葉節(jié)點之間可能會出現(xiàn)較大的隨機偏差、漂移和抖動。2. 網(wǎng)格型的時鐘網(wǎng)絡(luò)優(yōu)點：網(wǎng)格中任意兩個相近節(jié)點之間的電阻很小，所以 時鐘偏差也很小。缺點：消耗大量的金屬資源，產(chǎn)生

3、很大 的狀態(tài)轉(zhuǎn)換電容，所以功耗較大。3.混合型時鐘分布網(wǎng)絡(luò)優(yōu)點：可以提供更小的時鐘偏斜，同時，受負載的影響 比較小。缺點：網(wǎng)格的規(guī)模較大，對它的建模、自動生成 可能會存在一些困難?？偩€的傳輸機制？1.早期：脈沖式機制和握手式機制。脈沖式機制：master發(fā)起一個請求之后，slave在規(guī)定 的t時間內(nèi)返回數(shù)據(jù)。握手式機制：master發(fā)出一個請求之后，slave在返回 數(shù)據(jù)的時候伴隨著一個確認信號。這樣子不管外設(shè)能不能在 規(guī)定的t時間內(nèi)返回數(shù)據(jù)，master都能得到想要的數(shù)據(jù)。2. 隨著CPU頻率的提高，總線引入了 wait的概念如果slave能在t時間內(nèi)返回數(shù)據(jù)，那么這時候不能把 wait信號

4、拉高，如果slave不能在t時間內(nèi)返回數(shù)據(jù)，那么 必須在t時間內(nèi)將wait信號拉高，直到slave將可以返回 數(shù)據(jù)為止。3.各種類型的外設(shè)越來越多，提高CPU處理效 率，引入ready概念外設(shè)ready好了 master再訪問，沒有ready好master 就可以干其他事情去了。45.什么叫DMA？直接存儲器訪問是計算機科學(xué)中的一種內(nèi)存訪問技術(shù)。 它允許某些電腦內(nèi)部的硬件子系統(tǒng)，可以獨立地直接讀寫系 統(tǒng)存儲器，而不需繞道中央處理器DMA模式不過分依賴CPU， 可以大大節(jié)省系統(tǒng)資源。-CPU讓出所要求外設(shè)控制權(quán)，DMA控制器控制- DMA操作完成后再將外設(shè)的控制權(quán)交還給CPU大多用于外設(shè)對內(nèi)存或

5、者其他存儲設(shè)備進行大數(shù)據(jù)量 的讀寫操作.46.常見總線有哪幾種？進行比較分類及架構(gòu)米利機和摩爾機，米利機的下一狀態(tài)和輸出取決于當(dāng)前 狀態(tài)和當(dāng)前輸入；摩爾機的下一狀態(tài)取決于當(dāng)前狀態(tài)和當(dāng)前 輸入，但其輸出僅取決于當(dāng)前狀態(tài)。這兩類有限狀態(tài)機的下 一狀態(tài)和輸出都是組合邏輯電路形成的。48.什么叫Binary Code（二進制碼）？什么叫 One-Hot（獨熱碼）？什么叫 Gray Code（格雷碼）？ 1. Binary code :順序編碼方式，如00 01 10 112. One-hot :用一位代表一個狀態(tài)，如 1000 0100 0010 0001 3. Gray Code :狀態(tài)轉(zhuǎn)換只改變一

6、位，如0001 11 10中的DFM設(shè)計流程?全定制數(shù)字IC和全定制模擬電路IC設(shè)計，兩者有 什么異同點？什么是棍圖？什么叫歐拉路徑？高性能版圖設(shè)計要 注意些什么？棍圖是一種可以表示版圖拓撲結(jié)構(gòu)的符號化簡圖，它是 一種介于電路圖和版圖之間的設(shè)計抽象。路徑圖的歐拉路徑 定義為能到達圖中所有節(jié)點并且每條邊都只訪問一次的一 條路徑。盡可能使版圖最小。盡可能減小寄生電容和寄生電阻， 盡可能減少串?dāng)_、電荷分享?；贔PGA的IC設(shè)計中的綜合、布局、布線、與IC 芯片的綜合、布局、布線、有什么異同點？FPGA的綜合、布局、布線是不用關(guān)心具體工藝的，因為 FPGA板子的硬件是固定的53.什么叫寄存器堆？寄存

7、器堆是CPU中多個寄存器組成的陣列，通?？焖俚?靜態(tài)隨機讀寫存儲器實現(xiàn)。這種RAM具有專門的讀端口和寫 端口，可以多路兵法訪問不同的存儲器。寄存器堆是指令集 架構(gòu)的一部分，程序可以訪問，這與透明的CPU高速緩存不 同。列舉各種HDL語言？簡述他們的特色。VHDL比較麻煩，而且其綜合庫至今也沒有標準化，不具有品 體管開關(guān)級的描述能力和模擬設(shè)計的描述能力。目前的看法 是，對于特大型的系統(tǒng)級數(shù)字電路設(shè)計，VHDL是較為合適的。Verilog HDLVerilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的，故 Verilog HDL的底層綜合做得非常好。System CSystem C是Synopsys公司

8、和CoWare公司積極響應(yīng)目前 各方對系統(tǒng)級設(shè)計語言的需求而合作開發(fā)的。SystemC提供 了軟件、硬件和系統(tǒng)模塊。用戶可以在不同的層次上自選擇， 建立自己的系統(tǒng)模型，進行仿真、優(yōu)化、驗證、綜合等等。SystemVerilogSystemVerilog是業(yè)界新興的工程語言：硬件描述和驗 證語言；這個統(tǒng)一的語言使得工程師可以建模大型復(fù)雜的設(shè) 計并且驗證這些設(shè)計的功能是否正確。良好的RTL級設(shè)計習(xí)慣通常指哪些？編程前繪制結(jié)構(gòu)框圖 清晰的設(shè)計層次 良好的代碼風(fēng) 格分開組合邏輯和時序邏輯條件語句包含所有的可能性用最常出現(xiàn)的狀態(tài)對該模塊初始化 盡可能利用高層次 的行為級描述 盡量減少for語句的使用 各

9、模塊門數(shù)不能相 差太大注意各模塊的完整性低功耗設(shè)計復(fù)位策略選擇中， target_library/link_library/symbol_library 分別指什么含義？target_library ：目標工藝庫，是指講RTL級的HDL描 述到門級時所需的標準單元綜合庫，包含了物理信息的單元 模型。link_library：鏈接庫，可以是同 target_library 一 樣的單元庫，或者是已綜合到門級的底層模塊設(shè)計。作用： 在下而上的綜合過程中，上一層的設(shè)計調(diào)用底層以綜合模塊 時，將從link_library中汛早并鏈接起來。symbol_library: DC在創(chuàng)建電路時，用于標識器件，

10、單 元的符號庫57.你寫過DC腳件么？它一般包括哪些內(nèi)容？寫過，一般包含定義路徑，讀取文件，設(shè)計環(huán)境定義， 設(shè)計規(guī)則約束和優(yōu)化約束等 與ICC各自的優(yōu)缺點？ASTRO在以上工藝比較成熟，gui相對容易上手ICC更新，功能更加強大，也是現(xiàn)在最為流行的布局布 線工具59 .如何進行數(shù)?；旌霞呻娐返姆抡?？第一種方式：將數(shù)字信號簡化為簡單模擬信號，與模擬 信號一同在模擬信號仿真器中仿真。第二種方式：用模擬仿真器仿真模擬信號，數(shù)字仿真器 仿真數(shù)字信號，同時能夠進行模擬信號向數(shù)字信號，數(shù)字信 號向模擬信號的轉(zhuǎn)換，連接兩種仿真器。數(shù)字I/O和模擬I/O有什么異同點？數(shù)字I/O抗干擾性好些，數(shù)字是用0和1，

11、噪聲容限大， 模擬采用點到點的傳送，容易受干擾，但是傳輸速度快列舉基本的數(shù)字I/O標準的協(xié)議單端協(xié)議：TTL、CMOS、LVTTL、LVCMOS、PCI 等 偽差分 協(xié)議：HSTL、SSTL 等差分協(xié)議：LVDS、SSTL、ECL、PECL 等什么叫LVDS協(xié)議LVDS是1994年美國國家半導(dǎo)體公司提出的一種信號傳 輸模式，是一種電平標準，廣泛應(yīng)用于液晶屏接口和中距離 傳輸?shù)囊活惛咚俅谢蚱叫薪涌谄骷?。LVDS用于低壓差分信號點到點的傳輸，是一種低擺幅通 用I/O標準，它速度快，噪聲、功耗和成本很低。PAD ESD保護電路是什么？ ESD模型有哪些ESD 是 Electro-Static Di

12、scharge 的縮寫，靜電放電，ESD電流直接通過電路會對電路造成損害，同時會產(chǎn)生電磁 場、存在電容耦合，會干擾電路。ESD保護電路的目的是為 了避免工作電路成為ESD的放電通路，從而避免工作電路遭 到損害ESD模型：人體模型HBM、機器模型MM、帶電器件模型CDM易失性存儲其有哪些？非意識性存儲器有哪些？易失性存儲器：SRAM、DRAM非易失性存儲器：Flash、RRAM、PRAM、FeRAM、MRAM傳統(tǒng)基于總線的SOC芯片設(shè)計中面臨哪些瓶頸問 題？基于NOC的SoC芯片的主要優(yōu)點是什么？主要缺點 是什么？物理限制決定了在長距離上的通信速度與可靠性，解決 方法是將片上互聯(lián)線當(dāng)做通信問題，

13、將其抽象成通信通道， 在通道上進行高質(zhì)量傳送。數(shù)據(jù)包注入到布線，開關(guān)，路的 整個網(wǎng)絡(luò)中，網(wǎng)絡(luò)動態(tài)決定如何及時使用這些數(shù)據(jù)包，對于 器件尺寸和片上距離較大有一定作用。1.什么叫IC的集成度？目前先進的IC規(guī)模有多大？集成度就是一塊集成電路芯片中包含品體管的數(shù)目，或 者等效邏輯門數(shù)20XX年5月71億晶體管的NVIDIA的GPU 28nm 2.什么叫特征尺寸？特征尺寸通常是指是一條工藝線中能加工的最小尺寸， 反映了集成電路版圖圖形的精細程度，如MOS晶體管的溝道 長度，DRAM結(jié)構(gòu)里第一層金屬的金屬間距的一半。3.目前 主流的硅圓片直徑是多少？12英寸什么叫 NRE(non-recurring e

14、ngineering)成本支付給研究、開發(fā)、設(shè)計和測試某項新產(chǎn)品的單次成本。 在集成電路領(lǐng)域主要是指研發(fā)人力成本、硬件設(shè)施成本、CAD 工具成本以及掩膜、封裝工具、測試裝置的成本，產(chǎn)量小， 費用就高。什么叫 recurring costs ？重復(fù)性成本，每一塊芯片都要付出的成本，包括流片費、 封裝費、測試費。也稱可變成本，指直接用于制造產(chǎn)品的費 用，因此與產(chǎn)品的產(chǎn)量成正比。包括：產(chǎn)品所用部件的成本、 組裝費用以及測試費用。什么叫有比電路？靠兩個導(dǎo)通管的寬長比不同，從而呈現(xiàn)的電阻不同來決 定輸出電壓，它是兩個管子分壓的結(jié)果，電壓擺幅管子的尺 寸決定。7. IC制造工藝有哪幾種？雙極型模擬集成電路

15、工藝、CMOS工藝、BiCMOS工藝8. 什么叫摩爾定律？摩爾定律面臨什么樣的挑戰(zhàn)？當(dāng)價格不變時，積體電路上可容納的電晶體數(shù)目，約每 隔24個月便會增加一倍，性能也將提升一倍；或者說，每 一美元所能買到的電腦性能，將每隔18個月翻兩倍以上。面臨面積、速度和功耗的挑戰(zhàn)。9.什么叫后摩爾定律？后摩爾定律下IC設(shè)計面臨哪 些挑戰(zhàn)？解決方案？多重技術(shù)創(chuàng)新應(yīng)用向前發(fā)展，即在產(chǎn)品多功能化（功耗、 帶寬等）需求下，將硅基CMOS和非硅基等技術(shù)相結(jié)合，以提 供完整的解決方案來應(yīng)對和滿足層出不窮的新市場發(fā)展。挑戰(zhàn)：a單芯片的處理速度越來越快，主頻越來越高， 熱量越來越多b.互聯(lián)線延遲增大 解決方案：1.多核、低

16、功 耗設(shè)計互聯(lián)、無線互聯(lián)、光互連延續(xù)摩爾定律“尺寸更小、 速度更快、成本更低”，還會利用更多的技術(shù)創(chuàng)新：節(jié)能、 環(huán)保、舒適以及安全性架構(gòu)：多核 散熱：研發(fā)新型散熱器 更薄的材料: 用碳納米管組裝而成的晶體管 速度更快的晶體管：超薄石 墨烯做的晶體管 納米交叉線電路元件：憶阻器 光學(xué)互聯(lián) 器件分子電路、分子計算、光子計算、量子計算、生物計算10. IC按設(shè)計制造方法不同可以分為哪幾類？全定制IC：硅片各掩膜層都要按特定電路的要求進行專 門設(shè)計半定制IC：全部邏輯單元是預(yù)先設(shè)計好的，可以從單元 苦衷調(diào)用所需單元來掩模圖形，可使用相應(yīng)的EDA軟件，自 動布局布線可編程IC：全部邏輯單元都已預(yù)先制成，

17、不需要任何掩 膜，利用開發(fā)工具對器件進行編程，以實現(xiàn)特定的邏輯功能。列舉靜態(tài)CMOS反相器的特性？1.輸出時滿擺幅，這樣就具備高的噪聲容限；2.無比 邏輯，輸出與器件的相對尺寸無關(guān)；低輸出阻抗，它對噪聲和干擾不敏感，輸出典型值在 K歐數(shù)量級高輸入電阻，維態(tài)輸入電流幾乎為0，理論上可以驅(qū) 動無窮多個門，但扇出越大，瞬 態(tài)響應(yīng)越差。不消耗任何靜態(tài)功耗給出Noise Margin的定義？噪聲容限是指在前一級輸出為最壞的情況下，為保證后 一級正常工作，所允許的最大噪聲幅度，分為NML（低電平噪聲容限）和NMH。NMLVIL-VOL NMHVOH-VIHVOH、VOL分別為輸出額定高電壓和輸出額定低電壓

18、， VIH、VIL用來界定可接受的高電壓和可接受的低電壓，他們代表VTC增益等于-1的點。在 答這道題的時候最好把圖畫上去。13.開關(guān)閾值VM的定義開關(guān)閾值VM定義為Vin=Vout的點。14.提高CMOS反相器的P或提高N管的強度，開關(guān)閾 值如何改變？提高P管的驅(qū)動強度就是增大p管的寬長比，開關(guān)閾值 將變大。反之，開關(guān)閾值減小15.什么叫工藝角？什么叫 PVT？在不同的晶片之間以及在不同的批次之間，MOSFETs參 數(shù)變化很大。為了在一定程度上減輕電路設(shè)計任務(wù)的困難， 我們把NMOS和PMOS晶體管的速度波動范圍限制在四個角所 確定的矩形內(nèi)，形成工藝角。工藝角包含TT、SS、FF、SF、 F

19、S.設(shè)計除了要滿足工藝角外，還需要滿足電壓和溫度等條 件，形成PVT條件。16.最壞的延遲一定出現(xiàn)在SS工藝角 嗎？最好最壞的定義因不同類型的設(shè)計有所不同。最壞的延 遲也不都出現(xiàn)在ss。17.采用串聯(lián)反相器鏈后，與沒有采 用串聯(lián)反相器鏈前的延遲相比，哪個大？不一定，串聯(lián)反相器鏈的級數(shù)是有個最優(yōu)值的，超過最 優(yōu)值后，隨著反相器鏈的增加延時是增加的，若沒超過最優(yōu) 值，隨反相器鏈的增加延時減小。18.什么叫靜態(tài)電路？ 什么叫動態(tài)電路？靜態(tài)電路是指每個時刻每個門的輸出通過一個低阻抗 路徑連到VDD或VSS上，同時在任何時刻該門的輸出即為該 電路實現(xiàn)的布爾函數(shù)值。動態(tài)電路是指電路依賴于把信號值 暫時存放

20、在高阻路徑電路節(jié)點的電容上，它所形成的門比較 簡單且比較快，但設(shè)計和工作比較復(fù)雜，對噪聲敏感。19. 列舉動態(tài)CMOS門特性1，邏輯功能NMOS下拉網(wǎng)絡(luò)實現(xiàn)，品體管的數(shù)目明顯少 于靜態(tài)情況，為N+2而不是2N。2，動態(tài)邏輯門具有較快的 開關(guān)速度。負載電容小。全擺幅輸出，即 VOH二VDD,VOL二VSS。是無比邏輯門，PMOS預(yù)充電器件的尺寸對于實現(xiàn)門 的正確功能并不重要。5,不存在靜態(tài)功耗，但表現(xiàn)出高開 關(guān)活性，功耗往往要大于靜態(tài)互補CMOS門于動態(tài)門的結(jié)構(gòu)使得每個時鐘周期最多只能翻轉(zhuǎn)一 次，毛刺或動態(tài)故障在動態(tài)邏輯中并不發(fā)生在求值周期，PDN下拉網(wǎng)絡(luò)把輸入信號超過N管的閾 值電壓VTN時就

21、開始導(dǎo)通，因此把這個門的開關(guān)閾值VM以 及VIH和VIL都設(shè)為VTN是合理的。因此低電平噪聲容限NML 較小。8，需要預(yù)充電和求值時鐘動態(tài)CMOS門的信號完整性問題對電路有什么樣的 影響？具體又表現(xiàn)為哪些問題？解決策略？動態(tài)CMOS門的信號完整性問題將會使動態(tài)電路不能正 確工作。其包括的問題及相應(yīng)解決策略如下：電荷泄露問題。策略：采用靜態(tài)泄露器補償電荷泄露。電荷分享問題。策略：增加NMOS預(yù)充電管對內(nèi)部關(guān)鍵 結(jié)點充電?；貣篷詈蠁栴}。策略：在設(shè)計和布置動態(tài)電路版圖時盡 可能減少電容耦合。時鐘饋通問題。策略：在設(shè)計和布置動態(tài)電路版圖時盡 可能減少電容耦合。動態(tài)門級聯(lián)會存在什么問題？避免該問題的原理

22、 是什么？解決方法？級聯(lián)動態(tài)門中，于每個門的輸出被預(yù)充電至1，這樣在 求值周期開始時可能造成無意的放電，因為動態(tài)門依靠電容 存儲，正確的電平將不會恢復(fù)，電荷損失導(dǎo)致噪聲容限降低 并可能引起功能出錯。避免該問題的原理是：在預(yù)充電期間 置所有的輸入為0。解決辦法：采取多米諾邏輯，每個動態(tài) 邏輯輸出接一個靜態(tài)反相器。22.什么叫建立時間、保持 時間，tc-q，tcd建立時間是在時鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時間。保持時間時在時鐘翻轉(zhuǎn)之后輸入輸入必須仍然保持有 效的時間。tc-q是最壞情況下的延時，即時鐘翻轉(zhuǎn)有效之后，數(shù) 據(jù)從輸入到輸出的時間。tcd是最小傳播延時，也就是污染延時。23.什么叫cloc

23、k skew？對時鐘周期是否有影響？對電 路性能的影響？時鐘偏差是指一個時鐘翻轉(zhuǎn)的到達時間在空間上的差 別。時鐘偏差并不造成時鐘周期的變化，造成的只是相位上 的偏移。正偏差能夠增加電路的數(shù)據(jù)通量，即時鐘周期可以 縮短。但這一改進的范圍是有限的，因為較大的偏差會導(dǎo)致 對保持時間的約束；負偏差提高了抗競爭的能力，可以避免 出錯，但時鐘周期要增加，會降低電路的性能。24.最大 時鐘頻率什么決定？最小時鐘周期 TNtc-q+tplogic+tsu 25. Hold time 應(yīng) 該滿足的條件？tholdWtcdregister+ tcdlogic26. Clocked CMOS寄存器、真單相鐘控寄存器

24、TSPC、 脈沖寄存器主要解決了什么問題？Clocked CMOS寄存器是基于主從概念并對時鐘重疊不敏 感的正沿觸發(fā)寄存器，解決時鐘0-0重疊敏感的問題，但1-1 重疊仍有點影響。真單相鐘控寄存器TSPC,利用單相時鐘徹底解決兩相時 鐘電路的時鐘重疊問題。可以將邏輯功能嵌入到鎖存器中， 減少與鎖存器相關(guān)的延時。脈沖寄存器在時鐘上升沿附近生成一個短脈沖，在一個 很短的窗口內(nèi)采樣輸入，使得鎖存器開放時間非常短而避免 了競爭情況。27.采用流水線的條件是什么？各邏輯塊具有近似的傳播延時，并且寄存器延時相對于 邏輯延時來說小得多28. IC設(shè)計可以分為哪幾個層次？ IC 設(shè)計可以分為哪幾個域？ IC設(shè)

25、計的設(shè)計策略？層次：器件 層，電路層，邏輯層，RTL層次，系統(tǒng)層/算法層 域：結(jié)構(gòu) 域、行為域、物理域策略：1、層次化設(shè)計：從高層到低層次、從抽象到具 體、利用多人同時進行設(shè)計，使設(shè)計思路清晰，設(shè)計工作簡 化。缺點：不能解決復(fù)雜性問題，最終可能存在一系列子系 統(tǒng)。2、規(guī)則化設(shè)計：盡可能將電路劃分成一組相同或相似 的模塊，減少單元模塊，減少需要驗證的子部件數(shù)量。3、模塊化設(shè)計：對系統(tǒng)進行仔細地功能劃分和結(jié)構(gòu)分析，模塊必須有明確定義的功能和接口。4、局部化設(shè)計：通常指時間局部化，指遵守某種時間或時序協(xié)議。29. Verilog HDL的基本結(jié)構(gòu)？Module端口說明參數(shù)定義數(shù)據(jù)類型定義連續(xù)賦值語句

26、過程塊-行為描述語句底層模塊實例任務(wù)和函數(shù)延時說明塊endmodule30. MOSFET model 有哪些？BSIM1,BSIM2,BSIM3, BSIM4, BSIM5 BSIM:Berkely Short-Channel IGFET Model 31. 共多柵品體管？每個晶體管有兩個或三個柵，從而提高了晶體管控制電 流的能力，并降低了功耗，減少了電流間的相互干擾。什么叫動態(tài)時序模擬？什么叫靜態(tài)時序模擬？各 自有什么優(yōu)缺點？動態(tài)時序模擬是用邏輯模擬器，配以帶時序描述的單元 庫和互連參數(shù)，采用“事件驅(qū)動”算法，通過激勵細化模擬 步長，并計算信號狀態(tài)變化的時間及其在路徑上的傳播以達 到功能和

27、時序錯誤的同時驗證。優(yōu)點：能同時驗證功能和時序錯誤；容易檢查競爭冒險; 可用于所有電路結(jié)構(gòu) 缺點：太耗費機器資源和計算時間； 很難提供完備的激勵文件，驗證不充分靜態(tài)時序模擬：前提是同步邏輯設(shè)計，它關(guān)注的是時序 間的相對關(guān)系而不是評估邏輯功能，無需用向量去激活某條路徑，而是對所有的時序路 徑進行錯誤分析。優(yōu)點：1能處理百萬門級的設(shè)計，分析速 度比時序仿真工具快幾個數(shù)量級。2在同步邏輯的情況下，可以達到100%的時序路徑覆蓋。缺點：1可能存在偽路徑；2只能驗證同步時序電路；3、 無法驗證電路功能正確性觸發(fā)器之間的組合邏輯的最大延遲什么決定？觸 發(fā)器之間的組合邏輯的最小延遲什么決定？tmaxMTclk-tsetuptcq。Tclk為時鐘周期。tsetup為建立時間。tcq為數(shù)據(jù)最壞傳播延時。tminMthold tregister。thold為保持時間。tregister為寄存器的最小傳播延時若建立時間不滿足，如何解決？若保持時間不滿 足，如何解決？答：建立時間不滿足：1、降低時鐘頻率2、減小觸發(fā) 器間組合邏輯的延時3、減小數(shù)據(jù)傳播延時保持時間不滿足：1、增加組合邏輯延時，例如插入 buffer 2、增加寄存器傳播延時是不是插越多buffer就一定能解決保持時間的問 題？不是的，插入buffe