2022年EDA期末復(fù)習(xí)試卷

1、一,填空題（ 10 分,每道題 1 分） 1. 用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完ASIC 的 成 設(shè) 計(jì)與實(shí)現(xiàn)； 2. 可編程器件分為 FPGA 和 CPLD ； 3.隨著 EDA 技術(shù)的不斷完善與成熟, 應(yīng)用于 Verilog HDL 設(shè)計(jì)當(dāng) 中； 自頂向下 的設(shè)計(jì)方法更多的被 4.目前國際上較大的 PLD 器件制造公司Altera 和 Xilinx 公司； 有 5.完整的條件語句將產(chǎn)生 電路； 組合 電路,不完整的條件語句將產(chǎn)生 時(shí)序 6.堵塞性賦值符號為 = ,非堵塞性賦值符號為 = ； 二,選擇題 10 分,每道題 2 分 1. 大規(guī)?？删幊唐骷饕?FPGA, CPL

2、D 兩類,以下 對 FPGA 結(jié)構(gòu) 與 工作原理的描述 中,正確選項(xiàng) C； AFPGA 全稱為復(fù)雜可編程規(guī)律器 件； B FPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程規(guī)律器 件； C基于 SRAM 的 FPGA 器件,在每次上電后必需進(jìn)行一次配 置； D在 Altera 公司生產(chǎn)的器件中, MAX7000 系列屬 FPGA 結(jié) 構(gòu)； 第 1 頁,共 13 頁2. 基于 EDA 軟件的 FPGA / CPLD 設(shè)計(jì)流程為：原理 圖 /HDL 文本輸 入 綜合 是 B ； 適配編程下載硬件測試；正確的 功能仿真 時(shí)序仿真 規(guī)律綜合 配置 支配管腳 A B C D 3. 子系統(tǒng)設(shè)計(jì)優(yōu)化,主要考慮提高資源利用率

3、削減功耗（即面積優(yōu) 化）,以及提高運(yùn)行 速度（即速度優(yōu)化）；指出以下哪些方法是面 積優(yōu)化 B ； 流水線設(shè)計(jì) 資源共享 規(guī)律優(yōu)化 串行化 寄存器配平 關(guān) 鍵路徑法 A B C D 4. 下 列 標(biāo) 識 符 中 ,A 是 不 合 法 的 標(biāo) 識 符； A 9moon BState0 C Not_Ack_0 D signall 5. 以下語句中,不屬于并行語句的是： D A過程語句 B assign 語C元件例化語句 Dcase 語句 句 三, EDA 名詞說明（ 10 分） 寫出以下縮寫的中文含義： ASIC： RT：LFPGA： SOP：CCPLD： LP：M EDA： IEE：E IP： I

4、S：P 四,簡答題（ 10 分） 1. 簡要說明仿真時(shí)堵塞賦值與非堵塞賦值的區(qū)分（此題 4 分）； 2. 簡述有限狀態(tài)機(jī) FSM 分為哪兩類？有何區(qū)分？有限狀態(tài)機(jī)的狀態(tài) 編碼風(fēng)格主要有 哪三種？ FSM 的三段式描述風(fēng)格中,三段分別描述 什么？（此題 6 分） 第 3 頁,共 13 頁五,程序注解（ 20 分,每空 1 分） module AAA a ,b ; output a input 6:0 b reg2:0 sum; integer i; reg a always b begin sum = 0; fori = 0;i=6;i = i+1 ifbi sum = sum+1; ifsum

5、2 a = 1; 第 4 頁,共 13 頁else a = 0; end endmodule 本程序的規(guī)律功能是： 六,VerilogHDL 語言編程題 （1,2 小 題 寫清分析設(shè)計(jì)步驟和注釋； 10 分,3 小題 20 分） 要求： 1. 試用 Verilog HDL 描述一個(gè)帶進(jìn)位輸入,輸出 的 8 位全加器； 端口： A,B 為加數(shù), CI 為進(jìn)位輸 入, S 為和, CO 為進(jìn)位輸 出 2. 編寫一個(gè)帶異步清零,異步置位的 D 觸發(fā)器； 端口：CLK 為時(shí)鐘, D 為輸入, CLK 為清零輸入端, SET 為置位輸入端； Q 輸出端； 3. 設(shè)計(jì)一個(gè)帶有異步復(fù)位把握端和時(shí)鐘使能把握端

6、的 10 進(jìn)制計(jì)數(shù) 器； 端口設(shè)定如下： 輸入端口： CLK：時(shí)鐘, RST：復(fù)位端, EN：時(shí)鐘使能端, LOAD：置 位把握端, DIN：置位數(shù)據(jù)端； 輸出端口： COUT：進(jìn)位輸出端, DOUT：計(jì)數(shù)輸出端； 第 6 頁,共 13 頁答案 一,填空題（每空 2 分,共 20 分） 1, ASIC 2, FPGA 和 CPLD ； 3,自頂向下 4, Altera 和 Xilinx 5,組合 時(shí)序 6, = = 二,選擇題 10 分,每道題 2 分 1,C 2, B 3,B 4, A 5,D 第 7 頁,共 13 頁三, EDA 名詞說明（ 10 分） ASIC 專用集成電路 RTL 寄存

7、器傳輸級 FPGA 現(xiàn)場可編程門陣列 SOPC 可編程片上系統(tǒng) CPLD 復(fù)雜可編程規(guī)律器件 LPM 參數(shù)可定制宏模塊庫 EDA 電子設(shè)計(jì)自動(dòng)化 IEEE 電子電氣工程師協(xié)會 IP 學(xué)問產(chǎn)權(quán)核 ISP 在系統(tǒng)可編程 四,簡答題（ 10 分） 1,簡要說明仿真時(shí)堵塞賦值與非堵塞賦值的區(qū)分（此題 4 分）； 答：非堵塞（ non-blocking賦值方式 b= a： b 的值被賦成新值 a 的操作 , 并不是立刻完成的,而是在塊終止時(shí)才 完成； 塊內(nèi)的多條賦值語句在塊終止時(shí)同時(shí)賦值； 硬件有對應(yīng)的電 路； 第 8 頁,共 13 頁堵塞（ blocking賦值方式 b = a： b 的值立刻被賦成新

8、值 a； 完成該賦值語句后才能執(zhí)行下一句的操作； 因而綜合結(jié)果未知； 硬件沒有對應(yīng)的電路, 2,簡述有限狀態(tài)機(jī) FSM 分為哪兩類？有何區(qū)分？有限狀態(tài)機(jī)的狀 態(tài) 編碼風(fēng)格主要有哪三種？ FSM 的三段式描述風(fēng)格中,三段分別描述什么？（此題 6 分） 答：Mearly 型,Moore 型；前者與輸入與當(dāng)前狀態(tài)有關(guān),而后者只和 當(dāng)前狀態(tài)有關(guān)； Binary,Gray, One-Hot 編碼；分別為狀態(tài)儲存,狀態(tài)切換,輸出； 五,程序注解（ 20 分,每空 1 分） module AAA a ,b ; 定義模塊名為 AAA,端口為 a, b output a 定義 a 為輸出端口 input 6:0

9、 b reg2:0 sum; integer i; reg a always b begin 定義 b 為輸出端口, b 為 7 位二進(jìn)制數(shù) sum為 reg 型變量,用于統(tǒng)計(jì)贊成的人數(shù) 定義整型變量 i 為循環(huán)把握變量 定義 a 為寄存器變量 過程語句,敏捷變量為 b語句塊 第 9 頁,共 13 頁sum = 0; sum初值為 0fori = 0;i=6;i = i+1 數(shù) for 語句,統(tǒng)計(jì) b 為 1 的個(gè)ifbi 條件語句 sum = sum+1; 只要有人投贊成票,就 sum 加 1 ifsum2 a = 1; 如超過 4 人贊成,就表決通過 else a = 0; 如不到 4 人

10、,就不通過 end endmodule 本程序的規(guī)律功能是： 7 人投票表決20 分） 要求：寫 器 六, VerilogHDL 編程題（ 1,2 小題 10 分, 3 小題 清分析設(shè)計(jì)步驟和注釋； 1.試用 Verilog HDL 描述一個(gè)帶進(jìn)位輸入,輸出 的 8 位全加器； 端口： A, B 為加數(shù), CIN 為進(jìn)位輸入, S 為和, COUT 為進(jìn)位輸 出 module add4va,b,ci,s,co; input3:0 a; 第 10 頁,共 13 頁input3:0 b; input ci; output3:0 s; output co; wire3:0 carry; functi

11、on fa_sinput a,input b,input ci; fa_s = a b ci; endfunction function fa_cinput a,input b,input ci; fa_c = a & b | a & ci | b & ci; endfunction assign s0 = fa_sa0,b0,ci; assign carry0 = fa_ca0,b0,ci; assign s1 = fa_sa1,b1,carry0; assign carry1 = fa_ca1,b1,carry0; assign s2 = fa_sa2,b2,carry1; assign

12、carry2 = fa_ca2,b2,carry1; assign s3 = fa_sa3,b3,carry2; 第 11 頁,共 13 頁assign co = fa_ca3,b3,carry2; Endmodule 2.編寫一個(gè)帶異步清零,異步置位的 D 觸發(fā)器； 3.設(shè)計(jì)一個(gè)帶有異步復(fù)位把握端和時(shí)鐘使能把握端的 10 進(jìn)制計(jì)數(shù)器； mdule CNT10 CLK,RST,EN,LOAD,COUT,DOUT,DATA; input CLK ; input EN ; input RST ; input LOAD ; i nput 3:0 DATA ; 第 12 頁,共 13 頁output 3:0 DOUT ; output COUT ; reg 3:0 Q1 reg COUT assign DOUT = Q1; always posedge CLK or