集成電路設(shè)計課件：8 靜態(tài)時序分析

1、靜態(tài)時序分析什么是靜態(tài)時序分析（STA）什么是靜態(tài)時序分析（STA）先來看看Path-Based這種分析方式。如圖所示，信號從A點及B點輸入，經(jīng)由4個邏輯閘組成的電路到達輸出Y點。套用的Timing Model標(biāo)示在各邏輯閘上，對于所有輸入端到輸出端都可以找到相對應(yīng)的延遲時間。什么是靜態(tài)時序分析（STA）而使用者給定的Timing Constraint為：1. 信號A到達電路輸入端的時間點為2（AT=2，AT為Arrival Time）。2. 信號B到達電路輸入端的時間點為5（AT=5）。3. 信號必須在時間點10之前到達輸出端Y（RT=10，RT為Required Time）。什么是靜態(tài)時序

2、分析（STA）現(xiàn)在我們針對P1及P2兩條路徑（Path）來做分析。P1的起始點為A，信號到達時間點為2。經(jīng)過第1個邏輯閘之后，由于此閘有2單位的延遲時間，所以信號到達此閘輸出的時間點為4（2+2）。依此類推，信號經(jīng)由P1到達輸出Y的時間點為7（2+2+3）。在和上述第三項Timing Constraint比對之后，我們可以得知對P1這個路徑而言，時序（Timing）是滿足使用者要求的。什么是靜態(tài)時序分析（STA）按照同樣的方式可以得到信號經(jīng)由路徑B到達輸出Y的時間點為11（5+1+3+2），照樣和上述第三項Timing Constraint比對，我們可以得知對P2這個路徑而言，Timing是不

3、滿足使用者要求的。舉例分析所有邏輯門在輸出信號上升時最長的延遲時間為3ns，最短為2ns。所有邏輯門在輸出信號上升時最長的延遲時間為2ns，最短為1ns。所有聯(lián)機（Net）最長的延遲時間為2ns，最短為1ns。所有Flip-Flop Clock到Q的延遲時間為3ns。所有Flip-Flop的Setup Time為1ns（Ts）。所有Flip-Flop的Hold Time為1ns（Th）。舉例分析Clock周期為14ns（Dclkp）。Clock source latency為2ns（Dclks）。Clock network latency為3ns（Dclkn）。Clock uncertaint

4、y為1ns（Dclku）。A、B及C的input delay皆為1ns（Da、Db、Dc）。Y的output delay為3ns（D）。舉例分析首先找出所有Timing Path，我們只列出具代表性的3條Timing Path來加以說明。舉例分析假設(shè)輸入A信號由0變1，計算第1條Path終點信號到達的時間（Arrival Time簡稱AT）。（Net）最長的延遲時間為2ns；邏輯門在輸出信號上升時最長的延遲時間為3nsA的input delay為1ns輸入端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析假設(shè)輸入A信號由1變0，計算第1條Path終點AT。（Net）最長的延遲時間為2ns；邏

5、輯門在輸出信號下降時最長的延遲時間為2nsA的input delay為1ns輸入端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析計算第1條Path終點的需求時間（Required Time，簡稱RT）。（Net）最長的延遲時間為2ns；Clock周期為14ns。Clock source latency為2ns。Clock network latency為3ns。Clock uncertainty為1ns。所有Flip-Flop的Setup Time為1ns輸入端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析假設(shè)輸入A信號由0變1，計算第1條Path終點的Slack。Slack等于RT和

6、AT的差值對于Setup Time驗證來說等于RT AT對于Hold Time驗證來說等于AT - RT。在此Setup Time范例中，Slack為正，表示信號實際到達Path終點時間比必須到達的時間還早，因此Timing是滿足的。輸入端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析假設(shè)輸入A信號由1變0，計算第1條Path終點的Slack。Slack等于RT和AT的差值對于Setup Time驗證來說等于RT AT對于Hold Time驗證來說等于AT - RT。Slack為正，因此Timing是滿足的。輸入端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析假設(shè)前級Flip-Flop

7、的信號由0變1，計算第2條Path終點的AT。所有Flip-Flop Clock到Q的延遲時間為3ns（Net）最長的延遲時間為2ns；邏輯門在輸出信號上升時最長的延遲時間為3nsClock周期為14ns。Clock source latency為2ns。Clock network latency為3ns。Clock uncertainty為1ns。時鐘端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析假設(shè)前級Flip-Flop的信號由1變0，計算第2條Path終點的AT。所有Flip-Flop Clock到Q的延遲時間為3ns（Net）最長的延遲時間為2ns；邏輯門在輸出信號上升時最長的延

8、遲時間為3nsClock周期為14ns。Clock source latency為2ns。Clock network latency為3ns。Clock uncertainty為1ns。時鐘端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析計算第2條Path終點的RT。所有Flip-Flop的Setup Time為1nsClock周期為14ns。Clock source latency為2ns。Clock network latency為3ns。Clock uncertainty為1ns。時鐘端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析假設(shè)前級Flip-Flop的信號由0變1，計算第

9、2條Path終點的Slack。Slack等于RT和AT的差值對于Setup Time驗證來說等于RT AT對于Hold Time驗證來說等于AT - RT。Slack為負，因此Timing不滿足。時鐘端口到觸發(fā)器的數(shù)據(jù)端Setup Timing舉例分析假設(shè)前級Flip-Flop的信號由1變0，計算第2條Path終點的Slack。Slack等于RT和AT的差值對于Setup Time驗證來說等于RT AT對于Hold Time驗證來說等于AT - RT。Slack為負，因此Timing不滿足。綜上所述，第2條Path的setup Timing不滿足，其Slack為-3。時鐘端口到觸發(fā)器的數(shù)據(jù)端S

10、etup Timing舉例分析假設(shè)前級Flip-Flop的信號由0變1，計算第3條Path終點的AT。 所有Flip-Flop Clock到Q的延遲時間為3ns所有Net最長的延遲時間為2ns所有邏輯門在輸出信號上升時最長的延遲時間為3ns時鐘端口到輸出端口Setup Timing舉例分析假設(shè)前級Flip-Flop的信號由1變0，計算第3條Path終點的AT。 所有Flip-Flop Clock到Q的延遲時間為3ns所有Net最長的延遲時間為2ns所有邏輯門在輸出信號上升時最長的延遲時間為3ns時鐘端口到輸出端口Setup Timing舉例分析計算第3條Path終點的RT。 Clock周期為1

11、4ns；Clock source latency為2ns。Clock network latency為3ns；Clock uncertainty為1ns。Y的output delay為3ns時鐘端口到輸出端口Setup Timing舉例分析假設(shè)前級Flip-Flop的信號由0變1，計算第3條Path終點的SlackSlack等于RT和AT的差值對于Setup Time驗證來說等于RT AT對于Hold Time驗證來說等于AT - RT。Slack為負，因此Timing不滿足。時鐘端口到輸出端口Setup Timing舉例分析假設(shè)前級Flip-Flop的信號由1變0，計算第3條Path終點的S

12、lackSlack等于RT和AT的差值對于Setup Time驗證來說等于RT AT對于Hold Time驗證來說等于AT - RT。Slack為負，因此Timing不滿足。綜上所述，第3條Path Timing不符合要求，其Slack為-4。時鐘端口到輸出端口Setup TimingTiming model兩種：slow corner（默認）和fast corner建立時間在slow corner中必須滿足； 保持時間在fast corner中必須滿足；用get_available_operating_conditions命令獲得器件支持的時序模型； Timing model在Quartus

13、II中使用Timequest在QuartusII中使用Timequest在QuartusII中使用Timequest使用timequest的步驟1.生成網(wǎng)表2.約束：讀入SDC文件或者寫入約束3.updata網(wǎng)表4.report，check timing5.保存約束（操作說明）SDC術(shù)語SDC術(shù)語SDC約束的類型三類約束：1. 時鐘(基本時鐘，衍生時鐘和虛擬時鐘)2. IO延遲（set input/output delay）3. 時序例外（exception）Timequest只報告約束了的路徑建議約束所有的時鐘和輸入輸出portSDC約束的類型時鐘約束Timequest中默認所有的時鐘都相關(guān)

14、；基本時鐘：create_clock 虛擬時鐘：create_clock 衍生時鐘：create_generated_clock 或derive_pll_clocks 時鐘約束檢測系統(tǒng)中的所有時鐘： derive_clocks period 運行該命令后，再運行report_clocks 命令，即可觀察系統(tǒng)中都有哪些時鐘，以便對所有時鐘都進行約束； 該命令只作為檢測時鐘用，最后的約束不能使用這個命令；時鐘約束基本時鐘和衍生時鐘時鐘約束基本時鐘和虛擬時鐘基本時鐘： create_clock -period 10 name clk1 get_ports clk虛擬時鐘：create_clock -

15、period 10 name clk1 =虛擬時鐘在源同步接口中會使用到。時鐘約束虛擬時鐘：是一個在設(shè)計中沒有真正源或者說與設(shè)計沒有直接關(guān)系的一個時鐘。例如，如果一個時鐘不是設(shè)計中的時鐘，而僅僅作為一個外部器件的時鐘源，并且外部器件和該設(shè)計有輸入或者輸出的管腳，那么就認為這個時鐘是虛擬時鐘。時鐘約束虛擬時鐘：#create base clock for the designcreate_clock -period 5 get_ports system_clk#create the virtual clock for the external registercreate_clock -peri

16、od 10 -name virt_clk -waveform 0 5 #set the output delay referencing the virtual clockset_output_delay -clock virt_clk -max 1.5 get_ports dataout時鐘約束時鐘復(fù)用 1.通過多個時鐘引腳接入多個時鐘； 2.一個時鐘輸入引腳上接多個頻率的時鐘，時鐘復(fù)用在器件外部實現(xiàn)； 3.使用pll的switch-over模式timequest支持對復(fù)用時鐘進行約束： 時鐘約束時鐘復(fù)用 create_clock的 add 選項 set_clock_group時鐘約束#Cr

17、eate the first input clock clkA to the muxcreate_clock -period 10.000 -name clkA get_ports clkA#Create the second input clock clkB to the muxcreate_clock -period 20.000 -name clkB get_ports clkB#Cut paths between clkA and clkBset_clock_groups exclusive -group clkA -group clkB多個引腳接入時鐘約束# The clk port

18、 can be driven at 100MHz (10ns) or# 50MHz (20ns)# clkA is 10nscreate_clock -period 10.000 -name clkA get_ports clk# clkB is 20ns assigned to the same port Requires -add optioncreate_clock -period 20.000 -name clkB get_ports clk -addset_clock_groups -exclusive -group clkA -group clkB外部復(fù)用時鐘約束#create a

19、 10ns clock for clock port clk0create_clock -period 10.000 -name clk0 get_ports clk0#create a 20ns clock for clock port clk1create_clock -period 20.000 -name clk1 get_ports clk1#automatically create clocks for the PLL output clocksderive_pll_clocksPLL兩個輸入時鐘時鐘約束set_clock_latency兩種：network latency和sou

20、rce latency; network latency：時鐘（如，一個clock port）到寄存器pin之間的時鐘網(wǎng)路延遲； source latency：時鐘源到時鐘之間的時鐘網(wǎng)絡(luò)延遲；Timequest自動計算network latency，所以set_clock_latency只設(shè)置source latency（- source 選項不可少）PLL輸出時鐘反饋到FPGA時鐘輸入引腳時特別有用；這種latency可以通過在chip planner中查看到。時鐘約束set_clock_uncertainty 為時鐘或者時鐘到時鐘傳輸指定了時鐘不確定時間（uncertainty）或時鐘偏斜

21、（skew）?？梢詾閭€別的建立和保持時間指定不確定時間，也可以為個別時鐘傳輸指定上升沿或下降沿。 Timequest為每個合適路徑data required time里扣除建立不確定時間，為每個合適路徑的data required time加上保持不確定時間。時鐘約束clock uncertainty = clock jitter + clock skew. jitter 是 由時鐘源產(chǎn)生的抖動。skew是時鐘樹不平衡引起的到達兩個寄存器的延遲差。在cts之后,skew由工具算出，因此sta的時候clock uncertainty 可以設(shè)一個比較小的值。另外做hold check的時候因為檢查

22、的是同一個時鐘沿，因此沒有jitter只有skew.時鐘約束set_clock_groups設(shè)計中有很多時鐘，并不是每個時鐘之間都有關(guān)系set_clock_groups -asynchronous |-exclusive -group -group -group .-asynchronous：兩個時鐘之間沒有相位關(guān)系，并且同時有效；-exclusive：兩個時鐘是互斥的，如復(fù)用到一個時鐘引腳的兩個時鐘；-group：group之內(nèi)的時鐘之間相關(guān)， group之間的時鐘互不相關(guān)；時鐘約束時鐘之間沒有整數(shù)倍關(guān)系，時鐘的周期也不是ns的整數(shù)倍時，可能會出現(xiàn)latch和launch沿之間只有幾個ps的

23、建立時間，這時候，需要對時鐘進行約束；Set_max_delay和set_min_delay時鐘約束set_max_delay -from get_clocks clk_a -to get_clocks clk_b 3.333set_min_delay -from get_clocks clk_a -to get_clocks clk_b 0IO約束純組合IO接口同步IO接口源同步IO接口IO約束純組合IO接口set_max_delay 和 set_min_delayIO約束set_max_delay from get_ports in1 to get_ports out* 5.0set_ma

24、x_delay from get_ports in2 to get_ports out* 7.5set_max_delay from get_ports in3 to get_ports out* 9.0set_min_delay from get_ports in1 to get_ports out* 1.0set_min_delay from get_ports in2 to get_ports out* 2.0set_min_delay from get_ports in3 to get_ports out* 3.0純組合IO接口IO約束同步輸入接口：保證fpga滿足建立保持時間IO約束

25、輸入最大延遲：包含了FPGA之外的所有延遲，數(shù)據(jù)從外部器件經(jīng)過最長的時間到達FPGA后，仍然要滿足FPGA的建立時間。input delay max = Board Delay (max) - Board clock skew (min) + Tco(max) = (Tdata_PCB(max)+ TCL) - (Tclk2ext(min)-Tclk1(max) + Tco(max)IO約束輸入最小延遲：包含了FPGA之外的所有延遲，數(shù)據(jù)從外部器件經(jīng)過最段的時間到達FPGA后，仍然要滿足FPGA的保持時間。input delay min = Board Delay (min) - Board

26、clock skew (max) + Tco(min) = (Tdata_PCB(min)+ TCL) - (Tclk2ext(max)-Tclk1(min) + Tco(min)IO約束最大延遲和最小延遲都要定義，如果只定義了一種，會有warning，并且另外一種類型的延遲會默認的等于已定義的類型的延遲的值。IO約束同步輸出接口：保證fpga的tco滿足要求IO約束輸出最大延遲：包含了FPGA之外的所有延遲，數(shù)據(jù)經(jīng)過最長的時間到達外部器件，仍然滿足外部器件的建立時間output delay max = Board Delay (max) - Board clock skew (min) +

27、Tsu = (Tdata_PCB(max)+ TCL) - (Tclk2(min) -Tclk1ext(max) + TsuIO約束輸出最大延遲：包含了FPGA之外的所有延遲，數(shù)據(jù)經(jīng)過最短的時間到達外部器件，仍然滿足外部器件的保持時間output delay min = Board Delay (min) - Board clock skew (max) - Th = (Tdata_PCB(min)+ TCL) - (Tclk2(max) Tclk1ext(min) - ThIO約束源同步接口：時鐘和數(shù)據(jù)一起從源器件發(fā)送到接收器件System_approach的計算方式，考慮板上的延遲IO約束

28、源同步輸出IO約束IO約束源同步輸出output delay max = Board Delay (max) - Board clock skew (min) + Tsu =2-1.4+2=2.6output delay min = Board Delay (min) - Board clock skew (max) - Th =1.5-1.7-0.5=-0.7IO約束IO約束IO約束源同步輸入IO約束IO約束input delay max = Board Delay (max) - Board clock skew (min) + Tco(max) =2-1.4+3=3.6input delay min = Board Delay (min) - Board clock skew (max) + Tco(min) =1.5-1.7+1=0.8IO約束IO約束IO約束對輸出，Delay的value是指在fpga的端口上，數(shù)據(jù)在時鐘的有效沿多久之前穩(wěn)定，這樣，到達外部器件的寄存器后，才能滿足建立時間和保持時間。類似于在fpga端口上數(shù)據(jù)的建立時間和保持時間要求。對輸入，Delay的value是指當(dāng)?shù)竭_fpga的寄存器時，數(shù)據(jù)會在時鐘有效沿多久之后穩(wěn)定；不論是輸入延遲還是輸出延遲，都是data 在 fpga port處相對于與時鐘的延遲。 時序例外包括三項（按優(yōu)先級