EDA數字時鐘綜合設計性實驗報告

1、廣州大學綜合設計性實驗報告冊實驗項目EDA數字時鐘學院物理與電子工程學院年級專業(yè)班電子132班姓名張燕州學號1319200092成績實驗地點理學實驗樓317指導教師宋沛實驗項目綜合設計性實驗預習報告EDA數字時鐘引言：數字時鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更長的使用壽命，數字時鐘可植入自動控制、測試等系統(tǒng)內部，作為系統(tǒng)的時鐘源，可為系統(tǒng)提供定時信號或中斷控制的時間基準，具有廣泛的用途。由于數字集成電路的發(fā)展使得數字時鐘的精度遠遠超過老式鐘表，鐘表的數字化給人們生產生活帶來了極大的方便，而且大大地擴展了鐘表原先的單一報時

2、功能。加入了一些諸如自動報時、定時鬧鐘等功能。這些都是以鐘表數字化為基礎的。因此，研究數字時鐘及擴大其應用，有著非?，F實的意義。實驗目的：進一步掌握用VerilogHDL語言編寫任意進制計數器的方法，通過本次實驗要充分認識到，頂層結構的設計和優(yōu)化在綜合設計中的重要性。實驗原理：數字鐘秒到分、分到時均為60進制，利用VerilogHDL編寫模60的計數器，秒模塊的CLK可從實驗板上取得，秒模塊的本身輸出用來驅動顯示秒的數碼管，進位輸出恰好是分模塊的CLK。分模塊的進位作為時模塊的CLK。時模塊為24進制。需要調整時間時，可以用數據選擇器將正常的各個模塊時鐘切斷取而代之的是由實驗箱上的按鍵產生的單

3、脈沖，從而實現調整時間的功能。鬧鈴時間與當前時間要共用數碼管的方式顯示，同樣我們可以采用多位數據選擇器來實現。鬧鈴實現可采用比較計時模塊輸出與鬧鐘設定輸出完全相等時，輸出控制信號使揚聲器發(fā)聲。實驗內容：1、根據題目要求，參考GW48使用說明書，選取適當的模式來實現。2、依據題目要求功能，設計頂層總體結構圖。3、使用VerilogHDL語言來實現頂層結構中各個模塊的功能，并創(chuàng)建頂層文件可調用的圖形元件，如：24、60進制計數器，數據選擇器等模塊。4、創(chuàng)建頂層GDF文檔，并將各模塊連接。5、根據題目要求，以及第一步所選模式，并查表，定義引腳。6、編譯并下載到目標芯片中。7、利用實驗箱驗證所設計的數

4、字鐘功能。重點問題：利用前面實驗所學知識，設一數字鐘并在GW48實驗箱上實現。具體要求如下：計時可選十二進制計時和二十四進制計時；可手動校時，能分別進行時、分的校正；帶鬧鐘功能，當計時計到鬧鈴時間時，發(fā)光二極管點亮，鬧鈴時間為1分，可用按鍵提前終止鬧鈴；帶秒表功能；（選做）帶日歷顯示，可顯示月、日等。（選做）六參考文獻：EDA技術實用教程VerilogHDL版（第四版）P385;（第五版沒有S0PC系統(tǒng)開發(fā)技術）、百度百科文庫。廣州大學實驗原始數據記錄表實驗項目EDA數字時鐘指導教師宋沛姓名張燕州班別電子132班學號1319200092學院物電學院業(yè)電子信息科學與技術實驗進行時間2016年5月

5、30日第14周一,15時至17時；實驗地點理學實驗樓317室溫濕度天氣原始數據記錄(自行設計記錄表格)：一、實驗HDL描述moduleclock(m,c,clk,sec1,sec0,min1,min0,hou1,hou0,mclk,hclk,alarmled,ring,rclk,sclk);inputclk,mclk,hclk,rclk,sclk,m,c;outputalarmled,ring;output3:0sec1,min1,hou1,sec0,min0,hou0;reg5:0sec,min,hou,cmin,chou,amin,ahou,alcount;regcs,cm;regtmod

6、e,alarm,alarmled;wire5:0osec,omin,ohou;initialbeginmin=0;hou=0;sec=0;cs=0;cm=0;cmin=0;chou=0;amin=0;ahou=0;tmode=0;alarm=0;alarmled=O;endalways(posedgeclk)begin/60salarmif(alarmled&alcount!=60)alcount=alcount+1;elsealcount=0;if(tmode)begin/checksetmin=cmin;hou=chou;endif(sec!=59)begin/seccountsec=se

7、c+1;endelsebeginsec=0;cs=1;endif(cs)begin/mincountcs=0;min=min+l;if(min=60)begincm=1;min=0;endendif(cm)begin/hourcountcm=0;hou=hou+1;if(hou=23)hou=0;endif(min=amin&hou=ahou)alarmled=1;if(alcount=59)alarmled=O;endassignring=(alarmled&alcount!=60)?rclk:0;always(posedgemclk)/minsetif(tmode)/checkif(cmi

8、n=59)cmin=0;elsecmin=cmin+1;always(posedgemclk)/alarmif(alarm)if(amin=59)amin=0;elseamin=amin+1;always(posedgehclk)/hoursetif(tmode)/checkif(chou=23)chou=0;elsechou=chou+1;always(posedgehclk)/houralarmif(alarm)/alarmif(ahou=23)v話開始甘曾QuartusII-C：/.I就1-畫圖ahou=0;elseahou=ahou+l;always(posedgeelk)case(m

9、,c)2b00:begintmode=0;alarm=0;end/count2b10:tmode=1;/check2bO1:alarm=1;alarmendcaseassignomin=(tmode)?cmin:(alarm)?amin:min;assignohou=(tmode)?chou:(alarm)?ahou:hou;assignsec1=sec/10;assignsec0=sec%10;assignmin1=omin/10;assignmin0=omin%10;assignhou1=ohou/10;assignhou0=ohou%10;endmodule數字時鐘正常運行和鬧鈴兩種模式

10、之間切換及設定時分秒按鍵加一功能程序如上所示。IQuartusIIC:/DocuentsandSettings/Ad*instratclock/clock-clock-AssignentEditor幻回岡1FileEditViewProjactAssignmenFrocessingToolsWindowHelp厲昌為電1莎彖/第燼金畑色ProjectNavigator:潑clock.CompilationReport-FlowSummary自Files：”輙|clock.vj-InEmabon一I三0All|電)TimingILogicOptionsThiscellspecifieswheth

11、erornottheassignmentisprocessedbytheCompiler.TasksxFlow:jCompilation|Task區(qū)、/FCompileDezigr.7卜-AnalysisftSynthesisFitter(Place&Route)-Assembler(.GeneratEprogrammingfiles.).TimtQuestTimingAnalysisEDAlletlistWriterProgramDevice(OpenProgr：wimer)ToLo匚ationEnabled1hou00PIN127Yes6Ehou0lPIN128Yes7hou02PIN13

12、1YesBhouOFIN132Yes9houl0PIN133Yes10houllPIN134Yes11houl2PIN135YesV12houl3PIN137Yes13MmFIN38Yes14M*mclkPIN21Yes15min00PIN78Yes16Emin0lPIN80Yes17min02PIN112Yes18Hmin03FIN113Yes19PIN114Yesa.r.-v.-v.-v-.-v*ForHelp”pressFlIdlemmTjpeIMessageEnaedPrograniijieEopera匸ionatMonJuiiU617:zu:2U16StartedProgrammer

13、operationatMonJtui0617:20:532016Configuringdeviceindex1Device1containsJTAGIDcode0 x020F40DDConfigurationsucceeded-1device(s)configuredSuccessfullyperformedoperationfs)EndedPrograiaiaeroperationatHonJim0617:20:582016uSystem156QProcessing(130)ExtraInfoInfo99)Warning(19)CriticalWarning(12ErrorSuppresse

14、d6入Flag/11Message:143of158血屯|QuartusIIC:/DocuentsandSettings/Ad*instratr/Q/clock/clock-clock-AssigimentEditor3XFileEditViewProjactAssignmenFrocessingToolsWindowHelp潑clock.x|clockProjectNavigator:FFiles|AssignmentEditor辱CompilationReport-FlowSummaryAllIftTimingILogicOptionsIclock.vx|AssignmentEditor|

15、CompilationReport-FlowSummary血Hierarchy罔Files.|胡DesignUnits|Tasks*xFlow:jCompilation工Task區(qū)、/FCompileDezigr.7卜-AnalysisftSynthesis.Fitter(Place&Route)-Assembler(.GeneratEprogrammingfiles.).TimtQuestTimingAnalysisEDAlletlistWriterProgramDevice(OpenProgr：wimer)ToLocationEnabled16Emin0lPIN80Yes17min02PI

16、N112Yes18Hmin03FIN113Yes19minl0PIN114Yes20PIN117Yes21mini2PIN118Yes22mini3PIN126Yes23聆rdkFIN150Yes24taringPIN164Yes25sec00PIN56Yes26isecOlPIN57Yes27sec02PIN63Yes28sec03FIN68Yes29secl0PIN69Yes30Edit:其|/|esQuartusIIC:/DocuentsandSettings/Ad*instratr/Q/clock/clock-clock-AssigimentEditorFileEditViewProj

17、actAssignmenFrocessingToolsWindowHelp三|魔少瞬轡釦揶|轎臨|尅町|艷|越|威|ProjectNavigator=自Files1”輙|clock.vjJ-TypeIMessage_iInfo:ErniedPragrmmmEt:upetatiunatMoiiJim0617:20:342016QInfo:StartedPrugr：aiiiiLieruperatioiiatMoilJiuiUb17:20:532016QInfo:ConfiijuEingdeviceindex1QInfo:Device1containsJTAijIDcodeLixu2uF4uIjD_

18、iInfo:Confiijfurat.iuiisucceeded-1device(s)cuiiEiijureii_iInfo:Succpgsfi.illypetforiiLeiiuperationfs)引腳鎖定圖如上，采用模式5,按鍵1、2、3分別是秒、分、時的按鍵控制，每當按下一次數碼管上數字就加一。鍵5、4分別是正常運行狀態(tài)設定時間模式和鬧鈴模式設定的按鍵，按下時可以切換模式。硬件實驗圖如上。三三三?:T3HT數甜話銀噲二孫X丄八個可重配置控鬧鍵指導教師對學生情況記錄:注：此表格必須附在實驗報告內一并交給任課老師。實驗名稱綜合設計性實驗實驗報告EDA數字時鐘摘要：利用Quartusll9.

19、0軟件采用模塊化設計方法設計一個數字鐘。采用原理圖和VHDL語言相結合的設計。軟件仿真調試成功后編譯下載至可編程實驗箱中進行硬件測試，實現并充分領略硬件設計軟件化的精髄。引言：數字時鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更長的使用壽命，數字時鐘可植入自動控制、測試等系統(tǒng)內部，作為系統(tǒng)的時鐘源，可為系統(tǒng)提供定時信號或中斷控制的時間基準，具有廣泛的用途。由于數字集成電路的發(fā)展使得數字時鐘的精度遠遠超過老式鐘表，鐘表的數字化給人們生產生活帶來了極大的方便，而且大大地擴展了鐘表原先的單一報時功能。加入了一些諸如自動報時、定時鬧鐘等功

20、能。這些都是以鐘表數字化為基礎的。因此，研究數字時鐘及擴大其應用，有著非?，F實的意義。實驗要求：利用前面實驗所學知識，設一數字鐘并在GW48實驗箱上實現。具體要求如下：計時可選十二進制計時和二十四進制計時；可手動校時，能分別進行時、分的校正；帶鬧鐘功能，當計時計到鬧鈴時間時，發(fā)光二極管點亮，鬧鈴時間為1分，可用按鍵提前終止鬧鈴；帶秒表功能；（選做）帶日歷顯示，可顯示月、日等。（選做）實驗儀器：裝有Quartusll9.0軟件的電腦、GW48實驗箱。實驗步驟：1、根據題目要求，參考GW48使用說明書，選取適當的模式來實現。2、依據題目要求功能，設計頂層總體結構圖。3、使用VerilogHDL語言

21、來實現頂層結構中各個模塊的功能，并創(chuàng)建頂層文件可調用的圖形元件，如：24、60進制計數器，數據選擇器等模塊。4、創(chuàng)建頂層GDF文檔，并將各模塊連接。5、根據題目要求，以及第一步所選模式，并查表，定義引腳。6、編譯并下載到目標芯片中。7、利用實驗箱驗證所設計的數字鐘功能。五數據處理及實驗結果表示：實驗HDL描述：Moduleclock（m,c,clk,secl,secO,minl,minO,houl,houO,mclk,hclk,alarmled,ring,rclk,sclk）;inputclk,mclk,hclk,rclk,sclk,m,c;outputalarmled,ring;output

22、3:0secl,minl,houl,secO,minO,houO;reg5:0sec,min,hou,cmin,chou,amin,ahou,alcount;regcs,cm;regtmode,alarm,alarmled;wire5:0osec,omin,ohou;initialbeginmin=0;hou=0;sec=0;cs=0;cm=0;cmin=0;chou=0;amin=0;ahou=0;tmode=0;alarm=0;alarmled=0;endalways(posedgeclk)begin/60salarmif(alarmled&alcount!=60)alcount二alco

23、unt+1;elsealcount=0;if(tmode)begin/checksetmin=cmin;hou=chou;endif(sec!=59)begin/seccountsec=sec+1;endelsebeginsec=0;cs=1;endif(cs)begin/mincountcs=0;min=min+1;if(min=60)begincm=1;min=0;endendif(cm)begin/hourcountcm=0;hou二hou+1;if(hou=23)hou=0;endif(min二二amin&hou=ahou)alarmled=1;if(alcount二=59)alarm

24、led=0;endassignring=(alarmled&alcount!=60)?rclk:0;always(posedgemclk)/minsetif(tmode)/checkif(cmin=59)cmin=0;elsecmin二cmin+1;always(posedgemclk)/alarmif(alarm)if(amin=59)amin=0;elseamin二amin+1;always(posedgehclk)/hoursetif(tmode)/checkif(chou=23)chou=0;elsechou二chou+1;always(posedgehclk)/houralarmif

25、(alarm)/alarmif(ahou=23)ahou=0;elseahou二ahou+1;always(posedgeclk)case(m,c)2b00:begintmode=0;alarm=0;end/count2bl0:tmode=1;/check2b01:alarm=l;/alarmendcaseassignomin=(tmode)?cmin:(alarm)?amin:min;assignohou=(tmode)?chou:(alarm)?ahou:hou;assignseel二sec/10;assignsec0=sec%10;assignmin1=omin/10;assignmin

26、0=omin%10;assignhou1=ohou/10;assignhou0=ohou%10;endmodule引腳鎖定圖:Lumicninants:rrocAssincXoosWiridowPrejeetNavlaatorclock.RsvionmerittdKurCompletionReportFlowSummwp護dIclock-v|IAllITimingIFilesD&gionUnitsFlow:jcompilationl-l-nformation3huijtj2hou03houlLrnlnlOPIN_113PIN114*00YesyQuartusIIC:/DocuentsandSe

27、ttings/Ad*inistrator/桌面/clock/clock-clock-AssigimentEditorFileEditViewFrojectAssignmentsProcessingToolsWindowHelp1倉Hierarchy固Files.ij?DesignUnibTasks*xFlow:|Compilation|SXclock範clock,v*CompilationReport-FlowSummary8FilesElCateaorv-ocations刁All|&Timing|#LogicOptionsProjectNavigator:luartusIIC:/Docuen

28、tandSettings/AdMinistrator/桌面/clock/clock-clock-AssigimentEditorFileEditViewFrojectAssignmentsProcessingToolsWindowHelpProjectNavigator=FilesL律|c“ck.v|毬clock,vgThiscellspecifieswhetherornottheassignmentisprocessedbytheCompiler.ElCategory:Locations3All|TimingILogicOptionsTpeMemmagE閒蚩蘭寺區(qū)InformmcromAss

29、ignmentEditorCiQSS山普IQe|師3滋PgegF-&妙&TaskE，YElCompileDesigjiAnalymis&SwithesizV-Fi+ter(FlaceftRouteJ.AssemblerGenerateprogrammingfiles.7-TimeQuestTimingAn：alysis)!EDAWetlistWriterFrograiriDevice(OpenFrogiairimer)CompilationReport-FlowSummary爭HI函ToLocationEnabled16PIN80Yes17min02PIN112Yes18Cmin03PIN113Yes19minl2PIN118Yes22minl3PIN126Yes23畛rdkPIN150Yes24CoringPIN164Y