基于FPGA的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)x修改

1、 PAGE35 / NUMPAGES39 圖書分類號(hào)：密 級(jí)：摘要函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過程中不可缺少的工具，在通信、測(cè)量、雷達(dá)、控制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。隨著我國經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求，信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類。本文在探討函數(shù)信號(hào)發(fā)生器幾種實(shí)現(xiàn)方式的基礎(chǔ)上，采用直接數(shù)字頻率合成（DDS）技術(shù)實(shí)現(xiàn)函數(shù)信號(hào)發(fā)生器。在對(duì)直接數(shù)字頻率合成（DDS）技術(shù)充分了解后，本文選擇以Altera公司生產(chǎn)的FPGA芯片為核心，以硬件描述語言Verilog HDL為開發(fā)語言，設(shè)計(jì)實(shí)現(xiàn)了可以產(chǎn)生任意波形（以正弦波為例）和固定波形的（以方波和鋸齒波為

2、例）的函數(shù)信號(hào)發(fā)生器。文中詳細(xì)闡述了直接數(shù)字頻率合成（DDS）、波形產(chǎn)生以與調(diào)幅模塊的設(shè)計(jì)，并給出了相應(yīng)的仿真結(jié)果。本文最后給出了整個(gè)系統(tǒng)的仿真結(jié)果，即正弦波、方波、鋸齒波的波形輸出。實(shí)驗(yàn)表明，用現(xiàn)場(chǎng)可編程門陣列（FPGA）設(shè)計(jì)實(shí)現(xiàn)的采用直接數(shù)字頻率合成（DDS）技術(shù)的函數(shù)信號(hào)發(fā)生器，克服了傳統(tǒng)方法的局限，實(shí)現(xiàn)了信號(hào)發(fā)生器多波形輸出以與方便調(diào)頻、調(diào)幅的功能。關(guān)鍵詞 函數(shù)信號(hào)發(fā)生器；直接數(shù)字頻率合成；現(xiàn)場(chǎng)可編程門陣列；Verilog HDLAbstractFunction Generator is an indispensable tool in a process of various tes

3、ts and experiments. It is widely used in communication, measurement, radar, control, teaching and other fields. With thedevelopment of Chinas economic and technological, the corresponding test equipment and test methods arealso put forward higher requirements, and the signal generator has become a v

4、ital test instrument.The article examines the several implementations of the function generator. And ithas achieved the function generator which is completed by direct digital frequency synthesis (DDS) technology . Through understanding the direct digital frequency synthesis (DDS) technology, this p

5、aper chose to the Altera Corporations FPGA chips as the core of design. The function generator which can produce sine, square wave, sawtooth wave was designed. It also used hardware description language Verilog HDL as development language. The paper described the design of the main module, such as d

6、irect digital synthesizer (DDS), waveform generation and modulation module. And the corresponding simulation results were also presented.At last, the simulation results of the whole system were presented, thatis, sine, square, sawtooth waveform has been carried out.Experiments show that the function

7、 generator basedon FPGA and direct digital frequencysynthesis (DDS)technology has overcame the limitations of traditional methods and achieveda signal generator which can generate multiple waveforms and has facilitate FM, AM function.Keywords Function Genenrator Direct Digital Freguency Synthesizer

8、FPGA Verilog HDL目 錄 TOC o 1-3 h z u HYPERLINK l _Toc2629064201緒論 PAGEREF _Toc262906420 h 1HYPERLINK l _Toc2629064211.1背景與意義 PAGEREF _Toc262906421 h 1HYPERLINK l _Toc2629064221.2波形發(fā)生器研究現(xiàn)狀 PAGEREF _Toc262906422 h 1HYPERLINK l _Toc2629064231.2.1波形發(fā)生器的發(fā)展?fàn)顩r PAGEREF _Toc262906423 h 1HYPERLINK l _Toc262906

9、4241.2.2國外波形發(fā)生器產(chǎn)品介紹 PAGEREF _Toc262906424 h 2HYPERLINK l _Toc2629064251.3本設(shè)計(jì)的主要工作 PAGEREF _Toc262906425 h 2HYPERLINK l _Toc2629064262系統(tǒng)基本原理 PAGEREF _Toc262906426 h 4HYPERLINK l _Toc2629064272.1函數(shù)信號(hào)發(fā)生器的幾種實(shí)現(xiàn)方式 PAGEREF _Toc262906427 h 4HYPERLINK l _Toc2629064282.1.1程序控制輸出方式 PAGEREF _Toc262906428 h 4HYP

10、ERLINK l _Toc2629064292.1.2 DMA輸出方式 PAGEREF _Toc262906429 h 4HYPERLINK l _Toc2629064302.1.3可變時(shí)鐘計(jì)數(shù)器尋址方式 PAGEREF _Toc262906430 h 4HYPERLINK l _Toc2629064312.1.4直接數(shù)字頻率合成方式 PAGEREF _Toc262906431 h 4HYPERLINK l _Toc2629064322.2頻率合成器簡(jiǎn)介 PAGEREF _Toc262906432 h 5HYPERLINK l _Toc2629064332.2.1頻率合成技術(shù)概述 PAGERE

11、F _Toc262906433 h 5HYPERLINK l _Toc2629064342.2.2頻率合成器主要指標(biāo) PAGEREF _Toc262906434 h 6HYPERLINK l _Toc2629064352.3 DDS原理 PAGEREF _Toc262906435 h 6HYPERLINK l _Toc2629064362.3.1相位累加器 PAGEREF _Toc262906436 h 7HYPERLINK l _Toc2629064372.3.2波形ROM PAGEREF _Toc262906437 h 8HYPERLINK l _Toc2629064382.3.3 DDS

12、頻率合成器優(yōu)缺點(diǎn) PAGEREF _Toc262906438 h 8HYPERLINK l _Toc2629064392.4現(xiàn)場(chǎng)可編程門陣列(FPGA) PAGEREF _Toc262906439 h 9HYPERLINK l _Toc2629064402.4.1 FPGA簡(jiǎn)介 PAGEREF _Toc262906440 h 9HYPERLINK l _Toc2629064412.4.2 FPGA特點(diǎn) PAGEREF _Toc262906441 h 9HYPERLINK l _Toc2629064422.4.3 FPGA工作狀態(tài) PAGEREF _Toc262906442 h 10HYPERL

13、INK l _Toc2629064432.4.4 FPGA的編程技術(shù) PAGEREF _Toc262906443 h 10HYPERLINK l _Toc2629064442.4.5 FPGA器件配置方式 PAGEREF _Toc262906444 h 11HYPERLINK l _Toc2629064452.4.6使用FPGA器件進(jìn)行開發(fā)的優(yōu)點(diǎn) PAGEREF _Toc262906445 h 11HYPERLINK l _Toc2629064462.5 VerilogHDL語言簡(jiǎn)介 PAGEREF _Toc262906446 h 11HYPERLINK l _Toc2629064473系統(tǒng)軟

14、件設(shè)計(jì) PAGEREF _Toc262906447 h 13HYPERLINK l _Toc2629064483.1編程軟件的介紹 PAGEREF _Toc262906448 h 13HYPERLINK l _Toc2629064493.1.1 QuartusII簡(jiǎn)介 PAGEREF _Toc262906449 h 13HYPERLINK l _Toc2629064503.1.2 Quartus II設(shè)計(jì)流程 PAGEREF _Toc262906450 h 13HYPERLINK l _Toc2629064513.2 Quartus II系統(tǒng)工程設(shè)計(jì) PAGEREF _Toc262906451

15、 h 14HYPERLINK l _Toc2629064523.2.1創(chuàng)建工程 PAGEREF _Toc262906452 h 14HYPERLINK l _Toc2629064533.2.2新建Verilog源文件 PAGEREF _Toc262906453 h 15HYPERLINK l _Toc2629064543.2.3工程編譯 PAGEREF _Toc262906454 h 15HYPERLINK l _Toc2629064553.2.4生成模塊電路 PAGEREF _Toc262906455 h 15HYPERLINK l _Toc2629064563.2.5新建Block Dia

16、gram/Schematic File并添加模塊電路 PAGEREF _Toc262906456 h 16HYPERLINK l _Toc2629064573.2.6設(shè)計(jì)Vector Waveform File PAGEREF _Toc262906457 h 16HYPERLINK l _Toc2629064583.3函數(shù)信號(hào)發(fā)生器的系統(tǒng)設(shè)計(jì) PAGEREF _Toc262906458 h 17HYPERLINK l _Toc2629064593.3.1系統(tǒng)總體設(shè)計(jì) PAGEREF _Toc262906459 h 18HYPERLINK l _Toc2629064603.3.2 FPGA系統(tǒng)設(shè)

17、計(jì)流程 PAGEREF _Toc262906460 h 18HYPERLINK l _Toc2629064613.3.3 FPGA系統(tǒng)模塊設(shè)計(jì) PAGEREF _Toc262906461 h 19HYPERLINK l _Toc2629064624系統(tǒng)模塊設(shè)計(jì)與仿真 PAGEREF _Toc262906462 h 21HYPERLINK l _Toc2629064634.1頻率寄存器模塊設(shè)計(jì) PAGEREF _Toc262906463 h 21HYPERLINK l _Toc2629064644.2 DDS模塊設(shè)計(jì) PAGEREF _Toc262906464 h 22HYPERLINK l _

18、Toc2629064654.2.1 32位加法器 PAGEREF _Toc262906465 h 22HYPERLINK l _Toc2629064664.2.2相位寄存器 PAGEREF _Toc262906466 h 23HYPERLINK l _Toc2629064674.3波形產(chǎn)生模塊設(shè)計(jì) PAGEREF _Toc262906467 h 24HYPERLINK l _Toc2629064684.3.1正弦波形ROM PAGEREF _Toc262906468 h 24HYPERLINK l _Toc2629064694.3.2方波模塊 PAGEREF _Toc262906469 h 2

19、6HYPERLINK l _Toc2629064704.3.3鋸齒波模塊 PAGEREF _Toc262906470 h 27HYPERLINK l _Toc2629064714.4調(diào)幅模塊設(shè)計(jì) PAGEREF _Toc262906471 h 28HYPERLINK l _Toc2629064725系統(tǒng)調(diào)試 PAGEREF _Toc262906472 h 30HYPERLINK l _Toc2629064735.1調(diào)試 PAGEREF _Toc262906473 h 30HYPERLINK l _Toc2629064745.2仿真結(jié)果 PAGEREF _Toc262906474 h 30HYP

20、ERLINK l _Toc262906475結(jié)論 PAGEREF _Toc262906475 h 32HYPERLINK l _Toc262906476致 PAGEREF _Toc262906476 h 33HYPERLINK l _Toc262906477參考文獻(xiàn) PAGEREF _Toc262906477 h 34HYPERLINK l _Toc262906478附錄 PAGEREF _Toc262906478 h 35HYPERLINK l _Toc262906479附錄1系統(tǒng)整體設(shè)計(jì)圖 PAGEREF _Toc262906479 h 35HYPERLINK l _Toc26290648

21、0附錄2各模塊源程序 PAGEREF _Toc262906480 h 351緒論1.1背景與意義函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過程中不可缺少的工具，在通信、測(cè)量、雷達(dá)、控制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。不論是在生產(chǎn)、科研還是教學(xué)上，信號(hào)發(fā)生器都是電子工程師信號(hào)仿真實(shí)驗(yàn)的最佳工具。而且，信號(hào)發(fā)生器的設(shè)計(jì)方法多，設(shè)計(jì)技術(shù)也越來越先進(jìn)。隨著我國經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求，信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類，因此開發(fā)信號(hào)發(fā)生器具有重大意義。傳統(tǒng)的信號(hào)發(fā)生器大多采用專用芯片或單片機(jī)或模擬電路，成本高或控制方式不靈活或波形種類較少等不能滿足要求。本課題的目的是研究函數(shù)

22、信號(hào)發(fā)生器的設(shè)計(jì)方法，克服傳統(tǒng)方法的缺點(diǎn)，用更好的方法設(shè)計(jì)出比較復(fù)雜的調(diào)頻、調(diào)幅功能的函數(shù)信號(hào)發(fā)生器。1.2波形發(fā)生器研究現(xiàn)狀1.2.1波形發(fā)生器的發(fā)展?fàn)顩r波形發(fā)生器是能夠產(chǎn)生大量的標(biāo)準(zhǔn)信號(hào)和用戶定義信號(hào)，并保證高精度、高穩(wěn)定性、可重復(fù)性和易操作性的電子儀器。函數(shù)波形發(fā)生器具有連續(xù)的相位變換和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、波形進(jìn)行動(dòng)態(tài)與時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測(cè)試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。在70年代前，信號(hào)發(fā)生器主要有兩類：正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角

23、波、上弦波等幾種常用標(biāo)準(zhǔn)波形，產(chǎn)生其它波形時(shí)，需要采用較復(fù)雜的電路和機(jī)電結(jié)合的方法。這個(gè)時(shí)期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波形，則電路結(jié)構(gòu)非常復(fù)雜。這種情況，主要表現(xiàn)為兩個(gè)突出問題，一是通過電位器的調(diào)節(jié)來實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值；二是脈沖的占空比不可調(diào)節(jié)。在70年代后，微處理器的出現(xiàn)，可以利用處理器、A/D和D/A，硬件和軟件使波形發(fā)生器的功能擴(kuò)大，產(chǎn)生更加復(fù)雜的波形。這時(shí)期的波形發(fā)生器多以軟件為主，實(shí)質(zhì)是采用微處理器對(duì)DAC的程序控制，就可以得到各種簡(jiǎn)單的波形。90年代末，出現(xiàn)幾種真正

24、高性能、高價(jià)格的函數(shù)發(fā)生器，但是HP公司推出了型號(hào)為HP77OS的信號(hào)模擬裝置系統(tǒng)，它由HP877OA任意波形數(shù)字化和HP1776A波形發(fā)生軟件組成。HP877OA實(shí)際上也只能產(chǎn)生8種波形，而且價(jià)格昂貴。不久以后，Analogic公司推出了型號(hào)為Data-2020的多波形合成器，Lecroy公司生產(chǎn)的型號(hào)為9100的任意波形發(fā)生器等。到了二十一世紀(jì)，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過GHz的DDS芯片，同時(shí)也推動(dòng)了函數(shù)波形發(fā)生器的發(fā)展。2003年，Agilent的產(chǎn)品33220A能夠產(chǎn)生17種波形，最高頻率可達(dá)20M。2005年的產(chǎn)品N6030A能夠產(chǎn)生高達(dá)500MHz的頻率，

25、采樣的頻率可達(dá)1.25GHz。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快。.近幾年來，國際上波形發(fā)生器技術(shù)發(fā)展主要體現(xiàn)在以下幾個(gè)方面：1.過去由于頻率很低應(yīng)用的圍比較狹小，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來越廣的領(lǐng)域。波形發(fā)生器軟件的開發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。波形發(fā)生器通常允許用一系列的點(diǎn)、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲(chǔ)器。同時(shí)可以利用一種強(qiáng)有力的數(shù)學(xué)方程輸入方式，復(fù)雜的波形可以由幾個(gè)比較簡(jiǎn)單的公式復(fù)合成v=f(t)形式的波形方程的數(shù)學(xué)表達(dá)式產(chǎn)生。從而促進(jìn)了函數(shù)波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計(jì)算機(jī)語言的飛速發(fā)展也對(duì)任意波形發(fā)生器軟件技術(shù)起到了推動(dòng)作用

26、。目前可以利用可視化編程語言(如 Visual Basic，VisualC等等)編寫任意波形發(fā)生器的軟面板，這樣允許從計(jì)算機(jī)顯示屏上輸入任意波形，來實(shí)現(xiàn)波形的輸入。2.與VXI資源結(jié)合。目前，波形發(fā)生器由獨(dú)立的臺(tái)式儀器和適用于個(gè)人計(jì)算機(jī)的插卡以與新近開發(fā)的VXI模塊。由于VXI總線的逐漸成熟和對(duì)測(cè)量?jī)x器的高要求，在很多領(lǐng)域需要使用VXI系統(tǒng)測(cè)量產(chǎn)生復(fù)雜的波形，VXI的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)VXI模塊的周期長，而且需要專門的VXI機(jī)箱的配套使用，使得波形發(fā)生器VXI模塊僅限于航空、軍事與國防等大型領(lǐng)域。在民用方面，VXI模塊遠(yuǎn)遠(yuǎn)不如臺(tái)式儀器更為方便。3.隨著信息技術(shù)蓬勃發(fā)展，臺(tái)式

27、儀器在走了一段下坡路之后，又重新繁榮起來。不過現(xiàn)在新的臺(tái)式儀器的形態(tài)，和幾年前的己有很大的不同。這些新一代臺(tái)式儀器具有多種特性，可以執(zhí)行多種功能。而且外形尺寸與價(jià)格，都比過去的類似產(chǎn)品減少了一半。1.2.2國外波形發(fā)生器產(chǎn)品介紹早在1978年，由美國Wavetek公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為5MHz，可以形成256點(diǎn)(存儲(chǔ)長度)波形數(shù)據(jù)，垂直分辨率為8bit，主要用于振動(dòng)、醫(yī)療、材料等領(lǐng)域的第一代高性能信號(hào)源。經(jīng)過將近30年的發(fā)展，伴隨著電子元器件、電路、與生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高，其變得操作越來越簡(jiǎn)單，而輸出波形的能力越來越強(qiáng)。波形操作方法

28、的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。1.3本設(shè)計(jì)的主要工作本文在廣泛收集相關(guān)資料的基礎(chǔ)上，對(duì)直接數(shù)字頻率合成技術(shù)進(jìn)行了深入研究，采用可編程邏輯器件完成了本次設(shè)計(jì)。主要工作如下：1.基于FPGA的DDS模塊設(shè)計(jì)采用Altera公司的的EP2C35F672C8芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，通過硬件編程語言實(shí)現(xiàn)DDS模塊電路，這部分工作需要熟悉DDS原理，F(xiàn)PGA的開發(fā)流程，Verilog語言編程以與Quartus開發(fā)環(huán)境。2.信號(hào)波形調(diào)幅模塊設(shè)計(jì)利用硬件編程語言設(shè)計(jì)乘法器，實(shí)現(xiàn)波形的幅度調(diào)制功能。3.正弦信號(hào)數(shù)據(jù)ROM設(shè)計(jì)ROM的初始化文件設(shè)計(jì)，利用

29、MegaWizard Plug-In Manager定制正弦信號(hào)數(shù)據(jù)ROM。2系統(tǒng)基本原理2.1函數(shù)信號(hào)發(fā)生器的幾種實(shí)現(xiàn)方式任意波形發(fā)生器的實(shí)現(xiàn)方案主要有程序控制輸出、DMA輸出、可變時(shí)鐘計(jì)數(shù)器尋址和直接數(shù)字頻率合成等多種方式。2.1.1程序控制輸出方式計(jì)算機(jī)根據(jù)波形的函數(shù)表達(dá)式，計(jì)算出一系列波形數(shù)據(jù)瞬時(shí)值，并定時(shí)地逐個(gè)傳送給D/A轉(zhuǎn)換器，合成出所需要的波形。這種方式具有電路簡(jiǎn)單、實(shí)現(xiàn)方便等特點(diǎn)。但數(shù)據(jù)輸出定時(shí)不準(zhǔn)確，會(huì)影響信號(hào)的頻率和相位。波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當(dāng)需要同時(shí)輸出多個(gè)信號(hào)時(shí)，相鄰信號(hào)通道的輸出存在時(shí)間差，受計(jì)算機(jī)運(yùn)行速度的限制，輸出信號(hào)的頻率較低。2.1.2 DMA輸

30、出方式DMA(direct memory aecess)方式輸出不依賴于程序的執(zhí)行，由DMA控制器申請(qǐng)總線控制權(quán)，通過地址總線給出存儲(chǔ)器的地址信號(hào)，同時(shí)選通存儲(chǔ)器和D/A轉(zhuǎn)換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲(chǔ)器相應(yīng)單元中的波形數(shù)據(jù)傳送給D/A轉(zhuǎn)換器轉(zhuǎn)換后輸出信號(hào)。DMA方式輸出信號(hào)，可以大大提高信號(hào)的數(shù)據(jù)輸出速率。但也存在一些問題，如波形輸出期間，微處理器因?yàn)槭チ丝偩€控制權(quán)，無法進(jìn)行其他操作。在一個(gè)DMA操作中，只能在一個(gè)D/A轉(zhuǎn)換器和存儲(chǔ)器之間傳送數(shù)據(jù)，無法實(shí)現(xiàn)多通道的信號(hào)輸出。2.1.3可變時(shí)鐘計(jì)數(shù)器尋址方式采用可變時(shí)鐘計(jì)數(shù)器尋址波形存儲(chǔ)器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。原理

31、框圖如圖2-1所示。圖2-1可變時(shí)鐘計(jì)數(shù)器尋址的任意波形發(fā)生器圖中的計(jì)數(shù)器實(shí)際上是一個(gè)地址發(fā)生器，計(jì)數(shù)器的觸發(fā)時(shí)鐘脈沖由一個(gè)頻率可以控制的頻率發(fā)生器產(chǎn)生，通過改變頻率發(fā)生器的頻率設(shè)置值，實(shí)現(xiàn)調(diào)整計(jì)數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。計(jì)數(shù)器產(chǎn)生的地址碼提供讀出存儲(chǔ)器中波形數(shù)據(jù)所需要的地址信號(hào)，波形數(shù)據(jù)依次讀出后送至高速D/A轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形?？梢妭鹘y(tǒng)的任意波形發(fā)生器采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器表，此方法的優(yōu)點(diǎn)是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。但其取樣時(shí)頻率較高，對(duì)硬件的要求也較高，而且常需多級(jí)分頻或采用高性能的鎖相環(huán)，其中分頻式的任意

32、波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。2.1.4直接數(shù)字頻率合成方式DDS(direct digital synthesizer)是在一組存儲(chǔ)器單元中按照信號(hào)波形數(shù)據(jù)點(diǎn)的輸出次序存儲(chǔ)了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號(hào)。由于用硬件電路取代了計(jì)算機(jī)的控制，信號(hào)輸出穩(wěn)定度高。如需更新輸出信號(hào)，不必改動(dòng)任何線路和元器件，只需改寫存儲(chǔ)器中的波形數(shù)據(jù)即可。更主要的是，可以將微處理器從信號(hào)輸出的負(fù)擔(dān)中解脫出來。如圖2-2為其工作流程圖。圖2-2直接數(shù)字頻率合成方式的任意波形發(fā)生器基于對(duì)函數(shù)信號(hào)發(fā)生

33、器的幾種實(shí)現(xiàn)方式的了解，本文選擇方便調(diào)頻、調(diào)幅的直接頻率合成DDS技術(shù)來實(shí)現(xiàn)函數(shù)信號(hào)發(fā)生器。2.2頻率合成器簡(jiǎn)介2.2.1頻率合成技術(shù)概述頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達(dá)、電子對(duì)抗、導(dǎo)航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用。頻率合成理論早在30年代就開始提出，迄今為止已有70年的發(fā)展歷史。所謂的頻率合成就是將一個(gè)高精度和高穩(wěn)定度的標(biāo)準(zhǔn)參考頻率，經(jīng)過混頻、倍頻與分頻等對(duì)它進(jìn)行加、減、乘、除的四則運(yùn)算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。頻率合成大致經(jīng)歷了三個(gè)主要階段：直接頻率合成、采用鎖相技術(shù)的間接頻率合成、直接數(shù)字頻率合成。早期的頻率合成

34、方法稱為直接頻率合成。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四則運(yùn)算。直接頻率合成能實(shí)現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲與很高的輸出頻率。缺點(diǎn)是直接合成由于使用了大量硬件設(shè)備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價(jià)高。此外寄生輸出大，這是由于帶通濾波器無法將混頻器產(chǎn)生的無用頻率分量濾盡。而且頻率圍越寬，寄生分量也就越多。而這些足以抵消其所有優(yōu)點(diǎn)。直接頻率合成技術(shù)的固有缺點(diǎn)在間接頻率合成技術(shù)中得到了很好的改善。間接頻率合成又稱鎖相頻率合成，采用鎖相環(huán)路(PLL)技術(shù)對(duì)頻率進(jìn)行四則運(yùn)算，產(chǎn)生所需頻率。鎖相環(huán)路(PLL)是一個(gè)能夠跟蹤輸入信號(hào)相位的閉環(huán)自動(dòng)控制

35、系統(tǒng)。早在1932年DeBellescize提出的同步檢波理論中首次公布發(fā)表了對(duì)鎖相環(huán)路的描述。但是由于其復(fù)雜的技術(shù)原理直到1947年鎖相環(huán)路才第一次用于電視接收機(jī)水平和垂直的同步掃描。它的跟蹤性能與低噪聲性能得到人們的重視得到迅速發(fā)展。它在無線電技術(shù)的各個(gè)領(lǐng)域得到了很廣泛的應(yīng)用。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求，主要表現(xiàn)在高頻率分辨率與快速轉(zhuǎn)換頻率之間的矛盾。直接數(shù)字頻率合成即DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。這種技術(shù)是用數(shù)字計(jì)算機(jī)和數(shù)模變換器來產(chǎn)生信號(hào)完成直接數(shù)字頻率合成的辦法，其是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。這種技術(shù)是用數(shù)字計(jì)算機(jī)

36、和數(shù)模變換器來產(chǎn)生信號(hào)，完成直接數(shù)字頻率合成的辦法或者是用計(jì)算機(jī)求解一個(gè)數(shù)字遞推關(guān)系式，或者是查閱表格上所存儲(chǔ)的波形值。目前用的最多的是查表法。這種合成技術(shù)具有相對(duì)帶寬很寬，頻率切換時(shí)間短(ns級(jí))，分辨率高(uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程與數(shù)字化易于集成，易于調(diào)整等一系列性能指標(biāo)遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號(hào)源性能的高質(zhì)量的頻率源。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻率合成器之一。2.2.2頻率合成器主要指標(biāo)信號(hào)源的一個(gè)重要指標(biāo)就是能輸出頻率準(zhǔn)確可

37、調(diào)的所需信號(hào)。一般傳統(tǒng)的信號(hào)發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號(hào)，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同頻率。利用頻率合成技術(shù)制成的信號(hào)發(fā)生器，通常被稱為頻率合成器。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號(hào)。頻率合成器的主要指標(biāo)如下：1.輸出頻率圍(fminfmax)：指的是輸出的最小頻率和最大頻率之間的變化圍。2.頻率穩(wěn)定度：指的是輸出頻率在一定時(shí)間間隔和標(biāo)準(zhǔn)頻率偏差的數(shù)值，它分長期、短期和瞬時(shí)穩(wěn)定度三種。3.頻率分辨率：指的是輸出頻率的最小間隔。4.頻率轉(zhuǎn)換時(shí)間：指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時(shí)間。5.頻譜純度：頻譜純度以雜

38、散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量?jī)煞N，主要由頻率合成過程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號(hào)相位抖動(dòng)大小的參數(shù)。6.調(diào)制性能：指的是頻率合成器是否具有調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)等功能。2.3 DDS原理DDS是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器四個(gè)部分構(gòu)成，如圖2-3所示。圖2-3 DDS結(jié)構(gòu)原理圖2.3.1相位累加器相位累加器由一個(gè)N位的加法器和一個(gè)N位的寄存器構(gòu)成，通過把上一個(gè)時(shí)鐘的累加結(jié)果反饋回加法器的輸入端而實(shí)現(xiàn)累加功能。從而使輸出結(jié)果每一個(gè)時(shí)鐘周期遞增K。這里N為相位累加器的字長，K稱為

39、頻率控制字。相位累加器結(jié)構(gòu)如圖2-4所示。圖2-4相位累加器結(jié)構(gòu)其中，相位累加器字長為N，DDS控制時(shí)鐘頻率為fc，頻率控制字為K。DDS直接從“相位”的概念出發(fā)進(jìn)行頻率合成。相位累加器由加法器與累加寄存器級(jí)聯(lián)構(gòu)成。每來一個(gè)時(shí)鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是D

40、DS輸出的信號(hào)頻率。DDS的核心就是相位累加器，利用它來產(chǎn)生信號(hào)遞增的相位信息，整個(gè)DDS系統(tǒng)在統(tǒng)一的參考時(shí)鐘下工作，每個(gè)時(shí)鐘周期相位累加器作加法運(yùn)算一次。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號(hào)的頻率也就越高。對(duì)于幅值歸一化的正弦波信號(hào)的瞬時(shí)幅值完全由瞬時(shí)相位來決定，因?yàn)?，所以相位變化越快，信?hào)的頻率越高。相位累加器利用Nbit二進(jìn)制加法器的溢出特性來模擬理想正弦波的相位周期。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號(hào)和時(shí)域波形的時(shí)鐘抽樣。假設(shè)，相位累加器字長為N，DDS控制時(shí)鐘頻率為，時(shí)鐘周期為，頻率控制字為K。系統(tǒng)工作時(shí)，累加器的單個(gè)時(shí)鐘周期的增量值為，相應(yīng)角

41、頻率 ，所以DDS的輸出頻率為，DDS輸出頻率步進(jìn)間隔為。因DDS輸出信號(hào)是對(duì)正弦波的抽樣合成的，所以應(yīng)滿足Niqust定理要求，即，也就是要求，根據(jù)頻譜性能要求，一般取。當(dāng)DDS相位累加器采用32位字長，時(shí)鐘頻率為50MHz時(shí)，它的輸出頻率間隔可達(dá)到。可見，DDS基于累加器相位控制方式給它帶來了微步進(jìn)的優(yōu)勢(shì)。2.3.2波形ROMROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。再由D/A完成數(shù)字抽樣信號(hào)到連續(xù)時(shí)域信號(hào)的轉(zhuǎn)換，D/A輸出的臺(tái)階信號(hào)再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號(hào)波形。波形ROM示意圖如圖2-5所示。圖2-5波形ROM示意圖用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取

42、樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。2.3.3 DDS頻率合成器優(yōu)缺點(diǎn)DDS頻率合成器具有以下優(yōu)點(diǎn)：(1)頻率分辨率高，輸出頻點(diǎn)多，可達(dá)2N個(gè)頻點(diǎn)(假設(shè)DDS相位累加器的字長是N)；(2)頻率切換速度快，可達(dá)us量級(jí)；(3)頻率切換時(shí)相位連續(xù)；(4)可以輸出寬帶正交信號(hào)；(5)輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用；(6)可以產(chǎn)生任意波形；(7)全數(shù)字化實(shí)

43、現(xiàn)，便于集成，體積小，重量輕。但DDS也有比較明顯的缺點(diǎn)：(l)輸出信號(hào)的雜散比較大；(2)輸出信號(hào)的帶寬受到限制。DDS輸出雜散比較大，這是由于信號(hào)合成過程中的相位截?cái)嗾`差、D/A轉(zhuǎn)換器的截?cái)嗾`差和D/A轉(zhuǎn)換器的非線性造成的。當(dāng)然隨著技術(shù)的發(fā)展，這些問題正在逐步得到解決。如通過增加波形ROM的長度以減小相位截?cái)嗾`差，通過增加波形ROM的字長和D/A轉(zhuǎn)換器的精度以減小D/A量化誤差等。在比較新的DDS芯片中普遍都采用了12bit的D/A轉(zhuǎn)換器。當(dāng)然一味靠增加波形ROM的深度和字長的方法來減小雜散對(duì)性能的提高總是有限的。已有研究在對(duì)DDS輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立

44、了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。可以通過采樣的方法降低帶誤差功率，可以通過隨機(jī)抖動(dòng)法提高無雜散動(dòng)態(tài)圍，在D/A轉(zhuǎn)換器的低位上加擾打破DDS輸出的周期性，從而把周期性的雜散分量打散使之均勻化。2.4現(xiàn)場(chǎng)可編程門陣列(FPGA)2.4.1 FPGA簡(jiǎn)介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了

45、邏輯單元數(shù)組 LCA(Logic Cell Array)這樣一個(gè)新概念，部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出/輸入模塊IOB(InputBlock.、OutputBlock)和部聯(lián)機(jī)(Interconnect)三個(gè)部分，如圖2-6所示。CLB是實(shí)現(xiàn)各種邏輯功能的基本單元，包括組合邏輯，時(shí)序邏輯，RAM與各種運(yùn)算功能。CLB以陣列形式分布在FPGA芯片中。IOB是芯片外部引腳數(shù)據(jù)與部進(jìn)行數(shù)據(jù)交換的接口電路。通過編程可將I/O引腳設(shè)置成輸入、輸出和雙向等不同的功能，I/OB分布在芯片的四周。CLB之間的空隙部分是布線通道，布線通道給CLB和IOB的輸

46、入輸出提供互聯(lián)的路徑。圖2-6 FPGA部結(jié)構(gòu)圖2.4.2 FPGA特點(diǎn)FPGA的基本特點(diǎn)主要有：(1)采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片；(2) FPGA可做其他全定制或半定制ASIC電路的合適樣片；(3) FPGA部有豐富的觸發(fā)器和IO引腳；(4) FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一；(5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。因此，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在線系統(tǒng)重構(gòu)的特性，使得硬件功能可以像軟件一樣通過編程來修改

47、。在FPGA實(shí)際應(yīng)用中，設(shè)計(jì)的和設(shè)計(jì)的可升級(jí)是十分重要的，用單片機(jī)來配置FPGA可以很好的解決上述問題。用單片機(jī)配置FPGA器件時(shí)，關(guān)鍵在于產(chǎn)生合適的時(shí)序。單片機(jī)可選用常用的如MCS51系列、MCS96系列、AVR系列等均可。Cyclone-II系列FPGA主要由輸入輸出單元IOE、掩埋數(shù)組EAB、邏輯數(shù)組LAB與部聯(lián)機(jī)組成。EAB是在輸入和輸出埠加有寄存器的RAM塊，其容量可靈活變化。所以，EAB不僅可以用于存，還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯(cuò)邏輯等電路。當(dāng)用于RAM時(shí)，EAB可配制成多種形式的字寬和容量。Altera公司FPGA器件Cyclone-II系列的組成主要包括：(l)

48、邏輯數(shù)組，由多個(gè)邏輯數(shù)組塊(Logic Array Blocks，LABs)排列而成，用于實(shí)現(xiàn)大部分邏輯功能；(2)在芯片四周分布著可編程的輸入輸出單元(InPut/OutPut Elements，IOEs)，提供封裝引腳與部邏輯之間的連接接口；(3)豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī)；(4)片上的隨機(jī)存取塊狀RAM；(5)鎖相環(huán)(PLL)，用于時(shí)鐘的鎖定與同步、能夠?qū)崿F(xiàn)時(shí)鐘的倍頻和分頻；(6)高速的硬件乘法器，有助于實(shí)現(xiàn)高性能的DSP功能。2.4.3 FPGA工作狀態(tài)FPGA是由存放在片RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的

49、編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片編程RAM中，配置完成以后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只需用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。因此，F(xiàn)PGA的使用靈活。2.4.4 FPGA的編程技術(shù)目前有三種基本的FPGA編程技術(shù)：SRAM、反熔絲、Flash。其中，SRAM是迄今為止應(yīng)用圍最廣的架構(gòu)，主要因?yàn)樗俣瓤烨揖哂锌芍鼐幊棠芰Γ慈劢zFPGA只具有一次

50、可編程(one Time Programmabfe，OTP)能力。基于Flash的FPGA是FPGA領(lǐng)域比較新的技術(shù)，也能提供可重編程功能。基于SRAM的FPGA器件經(jīng)常帶來一些其他的成本，包括：?jiǎn)?dòng)PROMS支持安全和應(yīng)用的備用電池等等?；贔lash和反熔絲的FPGA沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本。2.4.5 FPGA器件配置方式Aletra公司的FPGA器件配置的方式組要分為兩大類：主動(dòng)方式和被動(dòng)方式。主動(dòng)方式由FPGA器件引導(dǎo)操作過程，它控制外部存儲(chǔ)器的數(shù)據(jù)傳輸以與初始化過程，這種方式需要一個(gè)串行存儲(chǔ)器件，用來存儲(chǔ)配置信息?；赟RAM編程方式的FPGA器件多采用主動(dòng)方式

51、配置，每次重新上電后，F(xiàn)PGA器件可以控制專用的串行配置存儲(chǔ)器件對(duì)其進(jìn)行配置。被動(dòng)方式由外部計(jì)算機(jī)或控制器控制配置過程，CPLD器件以與為FPGA器件提供配置信息的專用配置器件通常采用這種編程方法。根據(jù)數(shù)據(jù)線的多少又可以將FPGA器件配置分為并行和串行配置兩類。將前述方式進(jìn)行不同組合可得到5種配置方式：主動(dòng)串行（AS）、被動(dòng)串行（PS）、被動(dòng)并行同步（PPS）、被動(dòng)并行異步（PPA）和邊界掃描（JTAG）方式。2.4.6使用FPGA器件進(jìn)行開發(fā)的優(yōu)點(diǎn)使用FPGA器件設(shè)計(jì)數(shù)字電路，不僅可以簡(jiǎn)化設(shè)計(jì)過程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量

52、時(shí)間和精力，避免了投資風(fēng)險(xiǎn)，成為電子器件行業(yè)中發(fā)展最快的一族。使用FPGA器件設(shè)計(jì)數(shù)字系統(tǒng)電路的主要優(yōu)點(diǎn)如下：1.設(shè)計(jì)靈活。2.增大功能密集度。3.提高可靠性。4.縮短設(shè)計(jì)周期。5.工作速度快。6.增加系統(tǒng)的性能。7.降低成本。2.5 Verilog HDL語言簡(jiǎn)介Verilog HDL是一種硬件描述語言，于1995年被接納為IEEE標(biāo)準(zhǔn)，標(biāo)準(zhǔn)編號(hào)為IEEE Std 1364-1995。Verilog HDL可用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象層次的數(shù)字系統(tǒng)建模。它使各種設(shè)計(jì)工具（包括驗(yàn)證仿真、時(shí)序分析、測(cè)試分析以與綜合）能夠在多個(gè)抽象層次上以標(biāo)準(zhǔn)文本格式描述數(shù)字系統(tǒng)，簡(jiǎn)單、直觀并富有效率。

53、由于Verilog HDL既是機(jī)器可讀的語言也是人類可讀的語言，因此它支持硬件設(shè)計(jì)的開發(fā)、驗(yàn)證、綜合和測(cè)試；硬件數(shù)據(jù)之間的通信；硬件的設(shè)計(jì)、維護(hù)和修改。現(xiàn)在，Verilog HDL已經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)的首選語言，并成為綜合、驗(yàn)證和布局布線技術(shù)的基礎(chǔ)。Verilog HDL包含了豐富的建原語，包括邏輯門、用戶定義的原語、開關(guān)以與線邏輯。它還具有器件管腳間的時(shí)延和時(shí)序檢查功能。從本質(zhì)上講，Verilog所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（net）和變量（variable）。對(duì)于連續(xù)賦值，變量和線網(wǎng)的表達(dá)式能夠連續(xù)地將值驅(qū)動(dòng)到線網(wǎng)，它提供了基本的結(jié)構(gòu)級(jí)建模方法。對(duì)于過程賦

54、值，變量和網(wǎng)絡(luò)值的計(jì)算結(jié)果可以存儲(chǔ)于變量當(dāng)中，它提供了基本的行為級(jí)建模方法。一個(gè)用Verilog HDL描述的設(shè)計(jì)包含一組模塊，每一個(gè)模塊都包含一個(gè)I/O接口和一個(gè)功能描述。模塊的功能描述可以是結(jié)構(gòu)級(jí)的、行為級(jí)的、也可以是結(jié)構(gòu)級(jí)和行為級(jí)的混合。這些模塊組成一個(gè)層次化結(jié)構(gòu)并使用線網(wǎng)進(jìn)行互連。一個(gè)完整的VerilogHDL設(shè)計(jì)模塊包括端口定義、I/O聲明、信號(hào)類型聲明和功能描述四部分。Verilog語言可以通過使用編程語言（Programming Language Interface,PLI）和Verilog程序接口（Verilog Procedural Interface,VPI）進(jìn)行擴(kuò)展。PL

55、I/VPI是一些例程的集合，它使得外部函數(shù)能夠訪問包含在Verilog HDL描述部的信息，推動(dòng)了與仿真之間的動(dòng)態(tài)交互。PLI/VPI的應(yīng)用包括將Verilog HDL仿真器與其它仿真和CAD系統(tǒng)、用戶定制的調(diào)試任務(wù)、時(shí)延計(jì)算以與標(biāo)注器相連接。用Verilog HDL語言開發(fā)FPGA的完整流程為：1.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常Verilog文件保存為.v文件。2.功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。3.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜

56、合，即把語言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。4.布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA。5.時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。6.編程下載：確認(rèn)仿真無誤后，將文件下載到芯片。3系統(tǒng)軟件設(shè)計(jì)FPGA軟件電路設(shè)計(jì)主要是通過軟件編程實(shí)現(xiàn)FPGA部的電路的形成。本章主要是利用VerilogHDL，把數(shù)字電路系統(tǒng)從上層到下層（從抽象到具體）逐層描述設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用Quartus II工具，逐

57、層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去，再用現(xiàn)場(chǎng)可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。3.1編程軟件的介紹3.1.1Quartus II簡(jiǎn)介Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：1.可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。2.芯片（電路）平面布局連線編輯。3.LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系

58、統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。4.功能強(qiáng)大的邏輯綜合工具。5.完備的電路功能仿真與時(shí)序邏輯仿真工具。6.定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析。7.可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析。8.支持軟件源文件的添加和創(chuàng)建，并將它們起來生成編程文件。9.使用組合編譯方式可一次完成整體設(shè)計(jì)流程。10.自動(dòng)定位編譯錯(cuò)誤。11.高效的期間編程與驗(yàn)證工具。12.可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。13.能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。3.1.2Quartus II設(shè)計(jì)流程1.設(shè)計(jì)輸入：完成

59、器件的硬件描述，包括文本編輯器、塊與符號(hào)編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具。2.綜合：包括分析和綜合器件、輔助工具和RTL查看器等工具。3.布局連線：將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。4.時(shí)序分析；進(jìn)行時(shí)序分析，可查看時(shí)序分析結(jié)果報(bào)告。5.仿真：Quartus II提供了功能仿真和時(shí)序仿真兩種工具。6.器件編程與配置：包括四種編程模式，即被動(dòng)串行模式、JTAG模式、主動(dòng)串行模式和插座編程模式。3.2 Quartus II系統(tǒng)工程設(shè)計(jì)Quartus II 軟件是可編程邏輯器

60、件集成開發(fā)環(huán)境。用于完成波形發(fā)生器的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以與硬件系統(tǒng)測(cè)試等。3.2.1創(chuàng)建工程任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程，都必須首先為此工程建立一個(gè)放與此工程相關(guān)的所有文件的文件夾，此文件夾將被EDA軟件默認(rèn)為工作庫（Work Libray）。1.指定項(xiàng)目目錄、名稱和頂層實(shí)體。在圖3-1中設(shè)當(dāng)文本框設(shè)置路徑、名稱和頂層實(shí)體名，名稱和頂層實(shí)體名必須一樣，且不能用中文名。設(shè)置好后單擊Next按鈕。圖3-1指定項(xiàng)目目錄、名稱和頂層實(shí)體2.包含設(shè)計(jì)文件，執(zhí)行默認(rèn)操作，單擊Next按鈕。3.指定本設(shè)計(jì)的Altera器件系列。本設(shè)計(jì)采用Cyclone-系列的EP2C35F672C8芯片