數(shù)字電子技術(shù)第八章

1、第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 第第8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.1 半導(dǎo)體存儲(chǔ)器概述半導(dǎo)體存儲(chǔ)器概述 8.2只讀存儲(chǔ)器只讀存儲(chǔ)器(ROM) 8.3隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器(RAM) 8.4存儲(chǔ)器容量的擴(kuò)展存儲(chǔ)器容量的擴(kuò)展 8.5可編程邏輯器件簡介可編程邏輯器件簡介 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.1半導(dǎo)體存儲(chǔ)器概述半導(dǎo)體存儲(chǔ)器概述 半導(dǎo)體存儲(chǔ)器主要用于存儲(chǔ)大量的二值信息，可分為只讀存儲(chǔ)器(ROM，ReadOnlyMemory）和隨機(jī)存取存儲(chǔ)器(RAM,RandomAccessMemory）兩大類。

2、只讀存儲(chǔ)器ROM在正常工作時(shí)只能讀出信息，不能寫入信息，它的信息是在制造時(shí)寫入或用專門裝置寫入的，并可以長期保留，即斷電后器件中的信息不會(huì)消失，因此也稱為非易失性存儲(chǔ)器。只讀存儲(chǔ)器又可分為掩膜ROM、可編程ROM（PROM,ProgrammableReadOnlyMemory）和可擦除可編程ROM（EPROM,ErasableProgrammableReadOnlyMemory）等幾種類型。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 隨機(jī)存取存儲(chǔ)器RAM在正常工作時(shí)可以隨時(shí)寫入（存入）或讀出（取出）信息，但斷電后器件中的信息也隨之消失，因此也稱為易失性存儲(chǔ)器。RAM又可分為

3、靜態(tài)存儲(chǔ)器(SRAM,StaticRandomAccessMemory）和動(dòng)態(tài)存儲(chǔ)器(DRAM,DynamicRandomAccessMemory）兩類。DRAM的存儲(chǔ)單元結(jié)構(gòu)非常簡單，它所能達(dá)到的集成度遠(yuǎn)高于SRAM，但它的存取速度不如SRAM快。半導(dǎo)體存儲(chǔ)器從制造工藝上可分為雙極型和MOS型兩種。雙極型存儲(chǔ)器以雙極型觸發(fā)器為基本存儲(chǔ)單元，MOS型存儲(chǔ)器以MOS觸發(fā)器或電荷存儲(chǔ)結(jié)構(gòu)為存儲(chǔ)單元。由于MOS電路具有集成度高、工藝簡單等優(yōu)點(diǎn)，因此目前大容量存儲(chǔ)器都采用MOS工藝制作。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 存儲(chǔ)器的主要性能指標(biāo)是存儲(chǔ)容量和存取時(shí)間。存儲(chǔ)容量是

4、指存儲(chǔ)器可以存儲(chǔ)的二值信息量。存取時(shí)間是指完成一次讀或?qū)懖僮魉枰臅r(shí)間，即從存儲(chǔ)器接收到一個(gè)新的地址輸入開始，到它取出或存入數(shù)據(jù)為止所需要的時(shí)間。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.2.1ROM的結(jié)構(gòu)的結(jié)構(gòu)ROM主要由地址譯碼器、存儲(chǔ)矩陣和輸出緩沖器三部分組成，其基本結(jié)構(gòu)如圖8.2.1所示。 8.2只讀存儲(chǔ)器（只讀存儲(chǔ)器（ROM）第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖圖8.2.1ROM的基本結(jié)構(gòu)的基本結(jié)構(gòu) 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 存儲(chǔ)矩陣是存放信息的主體，它由許多存儲(chǔ)單元排列組成。每個(gè)存儲(chǔ)單元存放

5、一位二值代碼(0 或 1)，若干個(gè)存儲(chǔ)單元組成一個(gè)“字”(也稱一個(gè)信息單元)。 地址譯碼器有n條地址輸入線A0An-1，2n條譯碼輸出線W0W2n-1，每一條譯碼輸出線Wi稱為“字線”，它與存儲(chǔ)矩陣中的一個(gè)“字”相對(duì)應(yīng)。因此，每當(dāng)給定一組輸入地址時(shí)，譯碼器只有一條輸出字線Wi被選中，該字線可以在存儲(chǔ)矩陣中找到一個(gè)相應(yīng)的“字”，并將字中的m位信息Dm-1D0送至輸出緩沖器。讀出Dm-1D0的每條數(shù)據(jù)輸出線Di也稱為“位線”，每個(gè)字中信息的位數(shù)稱為“字長”。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 存儲(chǔ)器的容量用存儲(chǔ)單元的數(shù)目來表示，通常以字?jǐn)?shù)乘以位數(shù)（字長）來表示，即 存儲(chǔ)

6、容量存儲(chǔ)容量=字?jǐn)?shù)字?jǐn)?shù)位數(shù)位數(shù) 圖8.2.1中的存儲(chǔ)矩陣有2n個(gè)字，每個(gè)字的字長為m位，因此整個(gè)存儲(chǔ)器的存儲(chǔ)容量為2nm位。存儲(chǔ)容量也習(xí)慣用K（1K=1024）為單位來表示，例如1K4、2K8和64K1的存儲(chǔ)器其容量分別是10244位、20488位和655361位。輸出緩沖器是ROM的數(shù)據(jù)讀出電路，通常用三態(tài)門構(gòu)成，它不僅可以實(shí)現(xiàn)對(duì)輸出數(shù)據(jù)的三態(tài)控制，以便與系統(tǒng)總線連接，還可以提高存儲(chǔ)器的帶負(fù)載能力。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 ROM的存儲(chǔ)單元可以用二極管構(gòu)成，也可以用雙極型三極管或MOS管構(gòu)成。圖8.2.2是二極管ROM結(jié)構(gòu)圖。圖中,A1、A0為地址輸入;

7、D3、D2、D1、D0為四位數(shù)據(jù)輸出；W0W3四條字線分別選擇存儲(chǔ)矩陣中的四個(gè)字，每個(gè)字存放4位信息。制作芯片時(shí)，若在某個(gè)字中的某一位存入“1”，則在該字的字線Wi與位線Di之間接入二極管，反之，不接二極管。讀出數(shù)據(jù)時(shí)，首先輸入地址碼，并對(duì)輸出緩沖器實(shí)現(xiàn)三態(tài)控制，則數(shù)據(jù)輸出端D3D0可以獲得該地址對(duì)應(yīng)字中所存儲(chǔ)的數(shù)據(jù)。例如，當(dāng)A1A0=00時(shí)，W0=1，W1=W2=W3=0,則此時(shí)W0被選中，可讀出W0對(duì)應(yīng)字中的數(shù)據(jù)D3D2D1D0=1001。同理，當(dāng)A1A0分別為01、10、11時(shí)，可依次讀出各對(duì)應(yīng)字中的數(shù)據(jù)分別為0111、1110、0101。因此，該ROM全部地址內(nèi)所存儲(chǔ)的數(shù)據(jù)可用表8.2

8、.1表示。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.2 二極管ROM結(jié)構(gòu)圖第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 表表8.2.1圖圖8.2.2ROM的數(shù)據(jù)表的數(shù)據(jù)表 地址 數(shù)據(jù) 1A 1A 3D 2D 1D 0D 0 0 1 0 0 1 0 1 0 1 1 1 1 0 1 1 1 0 1 1 0 1 0 1 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.2.2ROM的類型的類型 1.掩膜掩膜ROM掩膜ROM中存放的信息是由生產(chǎn)廠家采用掩膜工藝專門為用戶制作的，這種ROM出廠時(shí)其內(nèi)部存儲(chǔ)的信息就已被“固化”，所以也稱固定R

9、OM。它在使用時(shí)只能讀出，不能寫入，因此通常只用來存放固定數(shù)據(jù)、固定程序和函數(shù)表等。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 2.可編程可編程ROM（PROM）PROM的結(jié)構(gòu)與掩膜ROM相似，不同的是PROM存儲(chǔ)矩陣由帶金屬熔斷的存儲(chǔ)元件組成。圖8.2.3是熔絲型PROM存儲(chǔ)單元的示意圖。出廠時(shí)，PROM存儲(chǔ)矩陣的交叉點(diǎn)上全部制作了存儲(chǔ)元件，相當(dāng)于所有存儲(chǔ)單元都存入了1或0。編程時(shí)，用戶可以根據(jù)需要，利用專用的編程工具，將某些單元的熔絲燒斷來改寫存儲(chǔ)的內(nèi)容。由于熔絲燒斷后不能再恢復(fù)，因此PROM只能編程一次。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件

10、圖8.2.3熔斷型PROM存儲(chǔ)單元的示意圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 3.可擦除可編程可擦除可編程ROM（EPROM）1）紫外線可擦除可編程ROM（UVEPROM）UVEPROM的存儲(chǔ)單元采用疊柵注入MOS管（SIMOS,Stacked-gate Injuction Metal-Oxide-Semiconductor）。圖8.2.4是SIMOS管的結(jié)構(gòu)示意圖和符號(hào)，它是一個(gè)N溝道增強(qiáng)型的MOS管，有Gf和Gc兩個(gè)柵極。Gf柵沒有引出線，被包圍在二氧化硅（SiO2）中，稱為浮柵；Gc為控制柵，它有引出線。若在漏極D端加上約幾十伏的脈沖電壓，使得溝道中的電場(chǎng)足夠

11、強(qiáng)，則會(huì)造成雪崩，產(chǎn)生很多高能量的電子。此時(shí)若在Gc上加高壓脈沖，形成方向與溝道垂直的電場(chǎng)，便可以使溝道中的電子穿過氧化層面注入到Gf，于是Gf柵上積累了負(fù)電荷。由于Gf柵周圍都是絕緣的二氧化硅，泄露電流很小，所以一旦電子注入到浮柵之后，就能保存相當(dāng)長的時(shí)間（通常浮柵上的電荷10年才損失30%）。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.4SIMOS管的結(jié)構(gòu)示意圖和符號(hào) 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 如果浮柵Gf上積累了電子，則使該MOS管的開啟電壓變得很高。此時(shí)給控制柵(接在地址選擇線上)加+5V電壓時(shí)，該MOS管仍不能導(dǎo)通，相

12、當(dāng)于存儲(chǔ)了“0”；反之，若浮柵Gf上沒有積累電子，MOS管的開啟電壓較低，因而當(dāng)該管的控制柵被地址選中后，該管導(dǎo)通，相當(dāng)于存儲(chǔ)了“1”。可見，SIMOS管是利用浮柵是否積累負(fù)電荷來表示信息的。這種EPROM出廠時(shí)為全“1”，即浮柵上無電子積累，用戶可根據(jù)需要寫“0”。 擦除UVEPROM的方法是將器件放在紫外線下照射約20分鐘， 浮柵中的電子獲得足夠能量，從而穿過氧化層回到襯底中， 這樣可以使浮柵上的電子消失，MOS管便回到了未編程時(shí)的狀態(tài)，從而將編程信息全部擦去，相當(dāng)于存儲(chǔ)了全“1”。第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 2）電可擦除可編程ROM（E2PROM）E2P

13、ROM的存儲(chǔ)單元如圖8.2.5所示。圖中,V2是選通管，V1是另一種疊柵MOS管，稱為浮柵隧道氧化層MOS管（FlotatinggateTunnelOxideMOS，簡稱Flotox管）。Flotox管的結(jié)構(gòu)如圖8.2.6所示。Flotox管也是一個(gè)N溝道增強(qiáng)型的MOS管，與SIMOS管相似，它也有兩個(gè)柵極控制柵Gc和浮柵Gf，不同的是Flotox管的浮柵與漏極區(qū)（N+）之間有一小塊面積極薄的二氧化硅絕緣層（厚度在210-8 m以下）區(qū)域，稱為隧道區(qū)。當(dāng)隧道區(qū)的電場(chǎng)強(qiáng)度大到一定程度（107V/cm）時(shí)，漏區(qū)和浮柵之間出現(xiàn)導(dǎo)電隧道，電子可以雙向通過，形成電流,這種現(xiàn)象稱為隧道效應(yīng)。 第第8 8章

14、章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.5E2PROM的存儲(chǔ)單元 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.6Flotox管的結(jié)構(gòu)和符號(hào) 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 PROME2出廠時(shí)，浮柵上不帶電，正常工作時(shí)，1T 的cG上加上 3V 電壓，1T導(dǎo)通，圖 8.2.5 的存儲(chǔ)單元與普通 NMOS管構(gòu)成的存儲(chǔ)單元一樣使用，相當(dāng)于全部寫 1， 編程時(shí)， 將需要寫 0 的字線1iW， 位線0iD， 使2T導(dǎo)通，再在1T的cG上加 21V的脈沖電壓，此時(shí)1T的隧道區(qū)出現(xiàn)隧道效應(yīng)，部分電子注入浮柵，使浮柵上帶電，脈沖過后

15、cG上加 3V電壓，由于浮柵上積存了負(fù)電荷，所以1T截至，相當(dāng)與寫入 0。擦除時(shí)，字線1iW，位線iD上加 21V 的脈沖電壓，令1T的cG為 0 電平，使1T的漏極獲得高電位浮柵上的電子通過隧道返回襯底，因此擦除了浮柵上的電荷，脈沖過后與開始所說的一樣，正常工作時(shí)相當(dāng)于寫了 1。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 3)快閃存儲(chǔ)器（FlashMemory）快閃存儲(chǔ)器是新一代電信號(hào)擦除的可編程ROM。它吸收了UVEPROM結(jié)構(gòu)簡單、編程可靠的優(yōu)點(diǎn)，同時(shí)還保留了E2PROM用隧道效應(yīng)擦除快捷的特性，而且集成度可以做得很高。圖8.2.7（a）是快閃存儲(chǔ)器采用的疊柵MOS管

16、示意圖。其結(jié)構(gòu)與UVEPROM中的SIMOS管相似，兩者的區(qū)別在于浮柵與襯底間氧化層的厚度不同。在UVEPROM中,氧化層的厚度一般為3040nm，在快閃存儲(chǔ)器中僅為1015nm，而且浮柵和源區(qū)重疊的部分是源區(qū)橫向擴(kuò)散形成的，面積極小，因而浮柵-源區(qū)之間的電容很小，當(dāng)Gc和S之間加電壓時(shí)，大部分電壓降在浮柵-源區(qū)之間的電容上?？扉W存儲(chǔ)器的存儲(chǔ)單元就是用這樣一只單管組成的，如圖8.2.7（b）所示。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.7快閃存儲(chǔ)器 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 快閃存儲(chǔ)器的寫入方法和UVEPROM相同， 即利用

17、雪崩注入的方法使浮柵充電。 在讀出狀態(tài)下，字線加上+5V，若浮柵上沒有電荷，則疊柵MOS管導(dǎo)通，位線輸出低電平；如果浮柵上充有電荷，則疊柵管截止，位線輸出高電平。 擦除方法是利用隧道效應(yīng)進(jìn)行的，類似于E2PROM寫0時(shí)的操作。在擦除狀態(tài)下，控制柵處于0電平，同時(shí)在源極加入幅度為 12V左右、寬度為 100 ms的正脈沖，在浮柵和源區(qū)間極小的重疊部分產(chǎn)生隧道效應(yīng)，使浮柵上的電荷經(jīng)隧道釋放。但由于片內(nèi)所有疊柵MOS管的源極連在一起，所以擦除時(shí)是將全部存儲(chǔ)單元同時(shí)擦除，這是不同于E2PROM的一個(gè)特點(diǎn)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.2.3ROM的應(yīng)用的應(yīng)用 1.

18、ROM在組合邏輯設(shè)計(jì)中的應(yīng)用在組合邏輯設(shè)計(jì)中的應(yīng)用ROM可以用來實(shí)現(xiàn)組合邏輯函數(shù)，其基本原理可以從“存儲(chǔ)器”和“與-或邏輯網(wǎng)絡(luò)”兩個(gè)角度來理解。從存儲(chǔ)器的角度看，只要將邏輯函數(shù)的真值表事先存入ROM，便可用ROM實(shí)現(xiàn)該函數(shù)。例如，在表8.2.1所示的ROM數(shù)據(jù)表中，如果將輸入地址A1、A0看成兩個(gè)輸入邏輯變量，而將數(shù)據(jù)輸出D3、D2、D1、D0看成一組輸出邏輯變量，則D3、D2、D2、D0就是A1、A0的一組邏輯函數(shù)。根據(jù)表8.2.1和圖8.2.2可寫出: 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 010AAW 、011AAW 、 012AAW 、310WAA， 3D=01

19、01AAAA20WW 0101012AAAAAAD=321WWW 01011AAAAD=21WW 0101010AAAAAADWWW10 式中，Wi為字線。 從邏輯結(jié)構(gòu)的角度看，ROM中的地址譯碼器形成了輸入變量的所有最小項(xiàng)，存儲(chǔ)矩陣形成了某些最小項(xiàng)的“或”運(yùn)算，所以ROM可以實(shí)現(xiàn)組合邏輯函數(shù)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.8ROM的陣列框圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.9圖8.2.2的陣列圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 用ROM實(shí)現(xiàn)邏輯函數(shù)一般按以下步驟進(jìn)行：（1）根據(jù)邏

20、輯函數(shù)的輸入、輸出變量數(shù)目，確定ROM的容量，選擇合適的ROM。（2）寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式，畫出ROM的陣列圖。（3）根據(jù)陣列圖對(duì)ROM進(jìn)行編程。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 【例8.2.1】用PROM設(shè)計(jì)一個(gè)4位二進(jìn)制碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換電路。解解：（1）該組合邏輯電路的輸入是4位二進(jìn)制碼B3B0，輸出是4位格雷碼G3G0，故PROM的容量至少為244位。只要將4位二進(jìn)制碼B3B0分別接至PROM的地址輸入端A3A0，并按代碼轉(zhuǎn)換的邏輯關(guān)系存入相應(yīng)的數(shù)據(jù)，即可在PROM的數(shù)據(jù)輸出端D3D0得到4位格雷碼輸出G3G0。（2）4位二進(jìn)制碼轉(zhuǎn)換為格雷碼的

21、真值表(即ROM的編程數(shù)據(jù)表)如表8.2.2所示。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 表表8.2.24位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表 字 二進(jìn)制碼 3B 2B 1B 0B 格雷碼 3G2G1G0G 0W 0 0 0 0 0 0 0 0 1W 0 0 0 1 0 0 0 1 2W 0 0 1 0 0 0 1 1 3W 0 0 1 1 0 0 1 0 4W 0 1 0 0 0 1 1 0 5W 0 1 0 1 0 1 1 1 6W 0 1 1 0 0 1 0 1 7W 0 1 1 1 0 1 0 0 8W 1 0 0 0 1 1 0 0 9

22、W 1 0 0 1 1 1 0 1 10W 1 0 1 0 1 1 1 1 11W 1 0 1 1 1 1 1 0 12W 1 1 0 0 1 0 1 0 13W 1 1 0 1 1 0 1 1 14W 1 1 1 0 1 0 0 1 15W 1 1 1 1 1 0 0 0 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 由此寫出輸出函數(shù)的最小項(xiàng)之和式為 )15,14,12,12,11,10, 9 , 8(3mG)11,10, 9 , 8 , 7 , 6 , 5 , 4(2mG)13,12,11,10, 5 , 4 , 3 , 2(1mG)14,13,10, 9 , 6 , 5

23、, 2 , 1 (0mG第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.10二進(jìn)制碼轉(zhuǎn)換為格雷碼的陣列圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 2.用用ROM實(shí)現(xiàn)函數(shù)發(fā)生器實(shí)現(xiàn)函數(shù)發(fā)生器函數(shù)發(fā)生器可以產(chǎn)生正弦波、鋸齒波、三角波、方波等各種波形。如果用ROM（或RAM）存儲(chǔ)所需波形的數(shù)據(jù)，并通過地址計(jì)數(shù)器向存儲(chǔ)器提供每個(gè)信息單元的地址，依次循環(huán)讀出各信息單元的數(shù)據(jù)，然后經(jīng)過D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量后再進(jìn)行濾波，就可以得到較光滑的波形。圖8.2.11是一個(gè)產(chǎn)生正弦信號(hào)的電路原理框圖。圖中，ROM存儲(chǔ)了256個(gè)不同的8位數(shù)據(jù)值，每個(gè)數(shù)據(jù)值對(duì)應(yīng)于正弦波一

24、個(gè)周期中的一個(gè)值。8位計(jì)數(shù)器在時(shí)鐘作用下向ROM輸入連續(xù)的地址，當(dāng)計(jì)數(shù)器完成一個(gè)周期，即向ROM提供了256個(gè)地址時(shí)，ROM也向DAC提供了256個(gè)數(shù)據(jù)點(diǎn)，DAC逐一輸出256個(gè)不同的模擬電壓值，通過低通濾波器后便形成了正弦信號(hào)輸出。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.2.11利用ROM和DAC構(gòu)成正弦信號(hào)發(fā)生器 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.3隨機(jī)存取存儲(chǔ)器（隨機(jī)存取存儲(chǔ)器（RAM) 8.3.1RAM的基本結(jié)構(gòu)的基本結(jié)構(gòu)與ROM相似，RAM主要由存儲(chǔ)矩陣、地址譯碼器和讀/寫控制電路三部分組成，其框圖如圖8.3.1所示。 第

25、第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.3.1RAM的基本結(jié)構(gòu) 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 地址譯碼器一般都分成行地址譯碼器和列地址譯碼器兩部分， 行地址譯碼器將輸入地址代碼的若干位A0Ai譯成某一條字線有效，從存儲(chǔ)矩陣中選中一行存儲(chǔ)單元；列地址譯碼器將輸入地址代碼的其余若干位(Ai+1An-1)譯成某一根輸出線有效，從字線選中的一行存儲(chǔ)單元中再選一位(或n位)，使這些被選中的單元與讀/寫電路和I/O(輸入/輸出端)接通，以便對(duì)這些單元進(jìn)行讀/寫操作。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 讀/寫控制電路用于對(duì)

26、電路的工作狀態(tài)進(jìn)行控制。CS稱為片選信號(hào)，當(dāng)CS=0時(shí)，RAM工作，CS=1時(shí)，所有I/O端均為高阻狀態(tài)，不能對(duì)RAM進(jìn)行讀/寫操作。稱為讀/寫控制信號(hào)。R/W=1 時(shí)，執(zhí)行讀操作，將存儲(chǔ)單元中的信息送到I/O端上；當(dāng)R/W=0時(shí)，執(zhí)行寫操作，加到I/O端上的數(shù)據(jù)被寫入存儲(chǔ)單元中。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.3.2RAM的存儲(chǔ)單元的存儲(chǔ)單元1.SRAM的存儲(chǔ)單元的存儲(chǔ)單元 靜態(tài)RAM的存儲(chǔ)單元如圖8.3.2所示，圖 8.3.2(a)是由六個(gè)NMOS管(V1V6)組成的存儲(chǔ)單元。V1、V2構(gòu)成的反相器與V3、V4構(gòu)成的反相器交叉耦合組成一個(gè)RS觸發(fā)器，可存

27、儲(chǔ)一位二進(jìn)制信息。Q和Q是RS觸發(fā)器的互補(bǔ)輸出。V5、V6是行選通管，受行選線X(相當(dāng)于字線)控制，行選線X為高電平時(shí)Q和Q的存儲(chǔ)信息分別送至位線D和位線D。V7、V8是列選通管，受列選線Y控制，列選線Y為高電平時(shí)，位線D和D上的信息被分別送至輸入輸出線I/O和I/O，從而使位線上的信息同外部數(shù)據(jù)線相通。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.3.2SRAM的存儲(chǔ)單元 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 讀出操作時(shí)，行選線X和列選線Y同時(shí)為“1”，則存儲(chǔ)信息Q和Q被讀到I/O線和I/O線上。寫入信息時(shí)，X、Y線也必須都為“1”，同時(shí)要將寫

28、入的信息加在I/O線上，經(jīng)反相后I/O線上有其相反的信息，信息經(jīng)V7、V8 和V5、V6加到觸發(fā)器的Q端和Q端，也就是加在了V3和V1的柵極，從而使觸發(fā)器觸發(fā)，即信息被寫入。 由于CMOS電路具有微功耗的特點(diǎn)，目前大容量的靜態(tài)RAM中幾乎都采用CMOS存儲(chǔ)單元，其電路如圖8.3.2(b)所示。 CMOS存儲(chǔ)單元結(jié)構(gòu)形式和工作原理與圖8.3.2(a)相似，不同的是圖(b)中，兩個(gè)負(fù)載管V2、V4改用了P溝道增強(qiáng)型MOS管， 圖中用柵極上的小圓圈表示V2、V4為P溝道MOS管，柵極上沒有小圓圈的為N溝道MOS管。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 2.DRAM存儲(chǔ)單元存

29、儲(chǔ)單元 動(dòng)態(tài)RAM不像靜態(tài)RAM那樣把信息存儲(chǔ)在觸發(fā)器中，而是通過電容器的電荷存儲(chǔ)效應(yīng)來存放信息。為了提高集成度，目前大容量（4KB、16KB甚至64KB）的DRAM存儲(chǔ)單元由一個(gè)MOS管和一個(gè)電容器組成，其電路原理圖如圖8.3.3所示。圖中，V為門控管，Cs為存儲(chǔ)電容，Co是位線上的分布電容，CoCs。當(dāng)Xi=1時(shí)，V導(dǎo)通，數(shù)據(jù)通過位線經(jīng)V存入電容Cs，執(zhí)行寫操作,或經(jīng)V把數(shù)據(jù)從Cs上取出，傳送到位線，執(zhí)行讀操作。讀出時(shí), Cs與Co并聯(lián)。若并聯(lián)前Cs上存有電荷, Co內(nèi)無電荷，則并聯(lián)后Cs內(nèi)的電荷向Co轉(zhuǎn)移。由于轉(zhuǎn)移前后電荷總量相等，因此有Us Cs =Uo( Cs + Co)。因Co C

30、s ，故UoUs，讀出的電壓很小，需要用高靈敏讀出放大器對(duì)輸出信號(hào)Uo進(jìn)行放大。讀出后由于Cs上電荷減少，因此每次讀出后必須對(duì)該單元立即進(jìn)行充電操作，稱為“刷新”，以保留原存信息。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.3.3 單管動(dòng)態(tài)MOS的存儲(chǔ)單元第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.4存儲(chǔ)器容量的擴(kuò)展存儲(chǔ)器容量的擴(kuò)展 1.位數(shù)的擴(kuò)展位數(shù)的擴(kuò)展如果現(xiàn)有ROM或RAM芯片的字?jǐn)?shù)夠用，而位數(shù)不夠用，則需要進(jìn)行位擴(kuò)展。位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)。RAM擴(kuò)展時(shí)可將所有RAM的地址線、讀/寫控制線（R/W）和片選信號(hào)（CS）對(duì)應(yīng)地并聯(lián)在

31、一起，而將每個(gè)芯片的I/O端作為整個(gè)RAM的各個(gè)I/O端。例如，現(xiàn)需要10248位的RAM，而手頭只有10244位的RAM芯片，則可以用2片10244的RAM組成所需要的RAM，連接圖如圖8.4.1所示。當(dāng)?shù)刂反aA9A0有效，且CS、R/W有效時(shí)，兩片RAM中相同地址的單元同時(shí)被訪問并進(jìn)行讀/寫操作，RAM(1)可讀/寫每個(gè)字的低4位，RAM(2)可讀/寫每個(gè)字的高4位。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.4.1RAM的位擴(kuò)展連接法 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 2.字?jǐn)?shù)的擴(kuò)展字?jǐn)?shù)的擴(kuò)展如果一片存儲(chǔ)器的位數(shù)（字長）已經(jīng)夠用而字?jǐn)?shù)

32、不夠用，則需要進(jìn)行字?jǐn)U展。字?jǐn)?shù)的擴(kuò)展可以通過外加譯碼器控制存儲(chǔ)器芯片的片選使能端（CS）來實(shí)現(xiàn)。例如，用2-4譯碼器將4片10248位的RAM擴(kuò)展為40968位RAM的系統(tǒng)框圖如圖8.4.2所示。圖中，存儲(chǔ)器擴(kuò)展所需增加的地址線A11、A10加至2-4譯碼器的地址輸入端，譯碼器的輸出Y0Y3分別接至4片RAM的片選端（CS），而4片RAM的10位地址A9A0并接在一起。這樣當(dāng)整個(gè)系統(tǒng)的輸入地址A11A0變化時(shí)，4片RAM的工作情況和地址分配如表8.4.1所示?？梢姡?dāng)高位地址A11、A10變化時(shí)，每次只能選擇一片RAM工作，即只有被選中的芯片可以進(jìn)行讀/寫操作。具體選擇哪個(gè)信息單元（字）進(jìn)行讀

33、/寫，則由低10位地址A9A0決定。所以,4片RAM輪流工作，整個(gè)系統(tǒng)的字?jǐn)?shù)擴(kuò)大了4倍。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.4.2RAM的字?jǐn)U展 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 表表8.4.1圖圖8.4.2中各片中各片RAM的地址范圍的地址范圍 地址范圍 譯碼器輸出 11A10A 9A8A 7A6A5A4A 3A2A1A0A 0Y1Y2Y3Y 有效芯片（0CS） 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 RAM(1) 0 1 0 0 0 0 0 0 0 0 0 0 1

34、1 1 1 1 1 1 1 1 1 1 0 1 1 RAM(2) 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 RAM(3) 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 RAM(4) 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 ROM的字?jǐn)U展方法與上述方法相同。若存儲(chǔ)器位數(shù)或字?jǐn)?shù)都不夠用，則需要同時(shí)采用位擴(kuò)展和字?jǐn)U展的方法，組成滿足需要的存儲(chǔ)系統(tǒng)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.5可編程邏輯器件簡介可編程邏輯器件簡介 8.5

35、.1概述概述 自20世紀(jì)60年代以來，數(shù)字集成電路已經(jīng)歷了從SSI、 MSI、LSI到VLSI的發(fā)展過程。數(shù)字集成電路按照芯片設(shè)計(jì)方法的不同大致可以分為三類： 通用型中、 小規(guī)模集成電路； 用軟件組態(tài)的大規(guī)模、 超大規(guī)模集成電路， 如 微 處 理 器 、 單 片 機(jī) 等 ； 專 用 集 成 電 路 ( A S I C -Application Specific Integrated Circuit)。 ASIC是一種專門為某一應(yīng)用領(lǐng)域或?yàn)閷ｉT用戶需要而設(shè)計(jì)、制造的LSI或VLSI電路，它可以將某些專用電路或電子系統(tǒng)設(shè)計(jì)在一個(gè)芯片上， 構(gòu)成單片集成系統(tǒng)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存

36、儲(chǔ)器和可編程邏輯器件 ASIC分為全定制和半定制兩類。全定制ASIC是按一定規(guī)格預(yù)先加工好的半成品芯片，然后按具體要求進(jìn)行加工和制造，包括門陣列(GateArray)、標(biāo)準(zhǔn)單元(StandardCell)和可編程邏輯器件三種。門陣列是一種預(yù)先制造好的硅陣列，內(nèi)部包括基本邏輯門、觸發(fā)器等，芯片中留有一定連線區(qū)，用戶可根據(jù)所需要的功能設(shè)計(jì)電路，確定連線方式，然后交廠家進(jìn)行最后的布線。標(biāo)準(zhǔn)單元是廠家預(yù)先配置好的經(jīng)過測(cè)試的有一定功能的邏輯塊。通常將標(biāo)準(zhǔn)單元存在數(shù)據(jù)庫中，設(shè)計(jì)者可根據(jù)需要在庫中選擇單元構(gòu)成電路，并完成電路到版圖的最終設(shè)計(jì)。這兩種半定制ASIC都要由用戶向生產(chǎn)廠家定做，設(shè)計(jì)和制造周期較長，

37、開發(fā)費(fèi)用也較高，因此只用于批量較大的產(chǎn)品中。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 可編程邏輯器件（PLD，ProgrammableLogicDevice）是ASIC的一個(gè)重要分支，它是廠家作為一種通用器件生產(chǎn)的半定制電路，用戶可以利用軟、硬件開發(fā)工具對(duì)器件進(jìn)行設(shè)計(jì)和編程，使之實(shí)現(xiàn)所需要的邏輯功能。由于它是用戶配置的邏輯器件，使用靈活，設(shè)計(jì)周期短，費(fèi)用低，而且可靠性好，承擔(dān)風(fēng)險(xiǎn)小，特別適合于系統(tǒng)樣機(jī)的研制，因而很快得到了普遍應(yīng)用，發(fā)展非常迅速。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 可編程邏輯器件按集成度分有低密度PLD(LDPLD)和高密度PL

38、D（HDPLD）兩類。LDPLD是早期開發(fā)的可編程邏輯器件，主要產(chǎn)品有PROM、現(xiàn)場(chǎng)可編程邏輯陣列（FPLA,FieldProgrammableLogicArray）、可編程陣列邏輯（PAL，ProgrammableArrayLogic）和通用陣列邏輯（GAL,GenericArrayLogic）。這些器件具有結(jié)構(gòu)簡單、成本低、速度高、設(shè)計(jì)簡便等優(yōu)點(diǎn)，但其規(guī)模較?。ㄍǔＣ科挥袛?shù)百個(gè)等效門），難以實(shí)現(xiàn)復(fù)雜的邏輯。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 HDPLD是20世紀(jì)80年代中期發(fā)展起來的產(chǎn)品，它包括可擦除可編程邏輯器件（EPLD,ErasableProgramma

39、bleLogicDevice）、復(fù)雜可編程邏輯器件（CPLD,ComplexProgrammableLogicDevice）和現(xiàn)場(chǎng)可編程門陣列（FPGA,FieldProgrammableGateArray）三種類型。EPLD和CPLD是在PAL和GAL的基礎(chǔ)上發(fā)展起來的，其基本結(jié)構(gòu)由與或陣列組成，因此通常稱為陣列型PLD，而EPGA具有門陣列的結(jié)構(gòu)形式，通常稱為單元型PLD。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 可編程邏輯器件的存儲(chǔ)單元具有可編程的性能，可以存儲(chǔ)編程信息。常用的存儲(chǔ)單元有四類：一次性編程的熔絲或反熔絲元件；紫外線可擦除可編程ROM(UVEPROM)存

40、儲(chǔ)單元，即UVCMOS工藝結(jié)構(gòu)；電擦除、電可編程存儲(chǔ)單元，一類是E2PROM(即E2CMOS工藝結(jié)構(gòu))，另一類是快閃（Flash）存儲(chǔ)單元；基于靜態(tài)存儲(chǔ)器（SRAM）的編程元件。這四類元件中，基于電擦除、電可編程的E2PROM和快閃（Flash）存儲(chǔ)單元的PLD以及基于SRAM的PLD目前使用最廣泛。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 基于E2PROM和Flash存儲(chǔ)單元的PLD可以編程100次以上，其優(yōu)點(diǎn)是系統(tǒng)斷電后，編程信息不丟失。這類器件分為在編程器上編程的PLD和在系統(tǒng)編程（ISP,InSystemProgrammable）的PLD。ISP器件不需要編程器，

41、可以先裝配在印制板上，通過電纜進(jìn)行編程，因而調(diào)試和維修都很方便?；谥蛔x存儲(chǔ)器的PLD還設(shè)有保密位，可以防止非法復(fù)制。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 基于SRAM的PLD的缺點(diǎn)是系統(tǒng)斷電后編程信息會(huì)丟失，因此每次上電時(shí)，需要從PLD器件外部的UVEPROM、E2PROM或計(jì)算機(jī)的軟、硬盤中將編程信息寫入PLD內(nèi)的SRAM中；它的優(yōu)點(diǎn)是可以進(jìn)行任意次數(shù)的編程，并可以在工作中快速編程，實(shí)現(xiàn)系統(tǒng)級(jí)的動(dòng)態(tài)配置，因而稱為在線重配置(ICR,InCircuitReconfigruable)的PLD或可重配置硬件。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件

42、 可編程邏輯器件的出現(xiàn)使數(shù)字系統(tǒng)的設(shè)計(jì)方法發(fā)生了嶄新的變化。傳統(tǒng)的系統(tǒng)設(shè)計(jì)方法采用SSI、MSI標(biāo)準(zhǔn)通用器件對(duì)電路板進(jìn)行設(shè)計(jì)。由于器件的種類、數(shù)量多，連線復(fù)雜，因而制成的系統(tǒng)往往體積大，功耗大，可靠性差。采用可編程邏輯器件設(shè)計(jì)系統(tǒng)時(shí)，可以將原來在電路板上的設(shè)計(jì)工作放到芯片設(shè)計(jì)中進(jìn)行，而且所有的設(shè)計(jì)工作都可以利用電子設(shè)計(jì)自動(dòng)化(EDA，ElectronicDesignAutomation)工具來完成，從而極大地提高了設(shè)計(jì)效率，增強(qiáng)了設(shè)計(jì)的靈活性。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，減小系統(tǒng)的體積，降低功耗，提高系統(tǒng)的速度和可靠性。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件

43、 目前，可編程邏輯器件和EDA技術(shù)發(fā)展十分迅速，可編程邏輯器件已在國內(nèi)外的計(jì)算機(jī)硬件、工業(yè)控制、智能儀表、家用電器等各個(gè)領(lǐng)域得到廣泛應(yīng)用，并已成為電子產(chǎn)品設(shè)計(jì)變革的主流器件。當(dāng)前任何一種具有競爭力的電子產(chǎn)品，多數(shù)都采用了可編程邏輯器件，而可編程邏輯器件的設(shè)計(jì)與改進(jìn)必須借助于EDA工具，因此掌握可編程邏輯器件和EDA技術(shù)已成為當(dāng)今硬件系統(tǒng)設(shè)計(jì)的重要手段。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.5.2PLD電路的表示方法電路的表示方法由于PLD內(nèi)部電路的連接十分龐大，所以對(duì)其進(jìn)行描述時(shí)采用了一種與傳統(tǒng)方法不相同的簡化方法。PLD的輸入、輸出電路都采用了緩沖器，有互補(bǔ)輸出

44、緩沖器和三態(tài)輸出緩沖器等形式，其表示方法如圖8.5.1所示。圖8.5.1PLD緩沖器的表示方法 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 PLD的與門表示法如圖8.5.2所示。圖中,與門的輸入線通常畫成行(橫)線，與門的所有輸入變量都稱為輸入項(xiàng)，并畫成與行線垂直的列線以表示與門的輸入。列線與行線相交的交叉處若有“”，則表示有一個(gè)耦合元件固定連接；“”表示編程連接；交叉處若無標(biāo)記,則表示不連接(被擦除)。與門的輸出稱為乘積項(xiàng)P，圖中與門的輸出P=ABD?；蜷T可以用類似的方法表示，如圖8.5.3所示。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.2P

45、LD的與門表示法 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.3PLD的或門表示法 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.4是PLD中與門的簡略表示法。圖中與門P1的全部輸入項(xiàng)接通，因此P1=AABB=0，這種狀態(tài)稱為與門的缺省(Default)狀態(tài)。為簡便起見，對(duì)于這種全部輸入項(xiàng)都接通的缺省狀態(tài)，可以用帶有“”的與門符號(hào)表示，如圖中的P2=P1=0 表示缺省狀態(tài)。P3中任何輸入項(xiàng)都不接通，即所有輸入都懸空，因此P3=1，也稱為“懸浮1”狀態(tài)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.4PLD中與門的

46、簡略表示法 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.5.3低密度可編程邏輯器件低密度可編程邏輯器件1基本結(jié)構(gòu)基本結(jié)構(gòu)LDPLD的基本結(jié)構(gòu)框圖如圖8.5.5所示。電路的主體是由門構(gòu)成的“與陣列”和“或陣列”，可以用來實(shí)現(xiàn)組合邏輯函數(shù)。輸入電路由緩沖器組成，可以使輸入信號(hào)具有足夠的驅(qū)動(dòng)能力，并產(chǎn)生互補(bǔ)輸入信號(hào)。輸出電路可以提供不同的輸出結(jié)構(gòu)，如直接輸出(組合方式)或通過寄存器輸出(時(shí)序方式)。此外,輸出端口通常有三態(tài)門，可通過三態(tài)門控制數(shù)據(jù)直接輸出或反饋到輸入端。通常PLD電路中只有部分電路可以編程或組態(tài)，PROM、FPLA、PAL和GAL四種PLD由于編程情況和輸出結(jié)構(gòu)

47、不同，因而其電路結(jié)構(gòu)也不相同。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.5LDPLD的基本結(jié)構(gòu)框圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 表8.5.1四種低密度PLD的結(jié)構(gòu)特點(diǎn) 類型 陣 列 輸 出 方 式 與 或 PROM FPLA PAL GAL 固定 可編程 可編程 可編程 可編程 可編程 固定 固定 TS、 OC TS、 OC、 H、 L TS、 I/O、 寄存器 用戶定義 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.6PROM的陣列結(jié)構(gòu)圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件

48、圖8.5.7FPLA的陣列結(jié)構(gòu)圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.8PAL和GAL的基本門陣列 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 2現(xiàn)場(chǎng)可編程邏輯陣列現(xiàn)場(chǎng)可編程邏輯陣列(FPLA)1970年制成的PROM是最早出現(xiàn)的PLD。由8.2節(jié)的分析可知，PROM由全譯碼的與陣列和可編程的或陣列組成，由于其陣列規(guī)模大，速度低，因而它的基本用途是用作存儲(chǔ)器，如軟件固化、顯示查尋等。FPLA是20世紀(jì)70年代中期在PROM的基礎(chǔ)上發(fā)展起來的PLD，它的與陣列和或陣列均可編程。采用FPLA實(shí)現(xiàn)邏輯函數(shù)時(shí)只需要運(yùn)用化簡后的與或式，由與陣列產(chǎn)生與

49、項(xiàng)，再由或陣列完成與項(xiàng)相或的運(yùn)算后便得到輸出函數(shù)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 【例8.5.1】試用FPLA實(shí)現(xiàn)例8.2.1要求的四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換電路。解：根據(jù)表8.2.2所示的碼組轉(zhuǎn)換真值表，將多輸出函數(shù)化簡后得出最簡輸出表達(dá)式為 01010121212323233BBBBGBBBBGBBBBGBG第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.9例8.5.1FPLA的陣列圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 比較圖8.5.9和圖8.2.10可以看出，ROM的與陣列是固定的，它是n輸入的地

50、址譯碼器，不管所實(shí)現(xiàn)的函數(shù)是否需要，譯碼結(jié)果都將產(chǎn)生2n個(gè)最小項(xiàng)，而FPLA的與陣列是可編程的，它所產(chǎn)生的與項(xiàng)數(shù)小于2n，因此其陣列規(guī)模大為減少，從而有效地提高了芯片的利用率。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.10 時(shí)序型FPLA結(jié)構(gòu)圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 【例8.5.2】試用FPLA和JK觸發(fā)器實(shí)現(xiàn)模4可逆計(jì)數(shù)器。當(dāng)X=0時(shí)進(jìn)行加法計(jì)數(shù)；當(dāng)X=1時(shí)進(jìn)行減法計(jì)數(shù)。解：解：由給定的功能可畫出模4可逆計(jì)數(shù)器的狀態(tài)圖,如圖8.5.11（a）所示。根據(jù)狀態(tài)圖可求得時(shí)序電路的激勵(lì)方程和輸出方程為 12121122111QQ

51、XQQXZQXQXKJKJ第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.11例8.5.2模4可逆計(jì)數(shù)器 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 3可編程陣列邏輯可編程陣列邏輯(PAL)PAL也是在PROM的基礎(chǔ)上發(fā)展起來的一種可編程邏輯器件，20世紀(jì)70年代末由美國單片存儲(chǔ)器MMI公司首先推出。PAL采用了熔絲編程方式，雙極型工藝制造，因而器件的工作速度很高（可達(dá)十幾納秒）。PAL器件由可編程的與陣列、固定的或陣列和輸出電路三部分組成。由于它的與陣列可編程，而輸出結(jié)構(gòu)的種類很多，因而給邏輯設(shè)計(jì)帶來了很大的靈活性。PAL有許多產(chǎn)品型號(hào)。不同型號(hào)的器

52、件其內(nèi)部與陣列的結(jié)構(gòu)基本相同，主要是輸出電路和反饋方式不相同。常見的輸出結(jié)構(gòu)有四種：專用輸出、可編程I/O、寄存器輸出和異或型輸出。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 PAL器件是在FPAL器件之后第一個(gè)具有典型實(shí)用意義的可編程邏輯器件。和SSI、MSI通用標(biāo)準(zhǔn)器件相比，它有許多優(yōu)點(diǎn)，主要是提高了功能密度，節(jié)省了空間。通常一片PAL可以代替412片SSI或24片MSI。由于PAL只有20多種型號(hào)，但可以代替90的通用SSI、MSI器件，因而進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)可以大大減少器件的種類，同時(shí)它提高了設(shè)計(jì)的靈活性，且編程和使用都比較方便。PAL的主要缺點(diǎn)是由于它采用了雙極型工藝

53、和熔絲編程方式制作，只能一次性編程，因而使用者仍要承擔(dān)一定的風(fēng)險(xiǎn)。此外,PAL器件輸出電路結(jié)構(gòu)的類型繁多，因此也給設(shè)計(jì)和使用帶來了一些不便。隨著GAL和HDPLD的出現(xiàn)，PAL幾乎不再生產(chǎn)了。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 4通用陣列邏輯通用陣列邏輯(GAL)GAL是Lattice公司于1985年首先推出的新型可編程邏輯器件。它采用了電擦除、電可編程的E2CMOS工藝制作，可以用電信號(hào)擦除并反復(fù)編程上百次。GAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元(OLMC,OutputLogicMacroCell)，通過編程可以將OLMC設(shè)置成不同的輸出方式。這樣同一型號(hào)

54、的GAL器件可以實(shí)現(xiàn)PAL器件所有的輸出電路工作模式，即取代了大部分PAL器件，因此稱為通用可編程邏輯器件。GAL器件分為兩大類：一類為普通型GAL，其與或陣列結(jié)構(gòu)與PAL相似，如GAL16V8、ispGAL1628、GAL20V8都屬于這一類；另一類為新型GAL，其與或陣列均可編程，與FPLA結(jié)構(gòu)相似，主要有GAL39V8。下面以普通型GAL16V8為例，簡要介紹GAL器件的基本特點(diǎn)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 1)GAL的基本結(jié)構(gòu) 8 個(gè)輸入緩沖器和 8 個(gè)輸出反饋/輸入緩沖器。 8 個(gè)輸出邏輯宏單元OLMC， 8 個(gè)三態(tài)緩沖器， 每個(gè)OLMC對(duì)應(yīng) 1

55、個(gè)I/O引腳。 由 88 個(gè)與門構(gòu)成的與陣列， 共形成 64 個(gè)乘積項(xiàng)， 每個(gè)與門有 32 個(gè)輸入項(xiàng)，由8 個(gè)輸入的原變量、反變量(16)和 8 個(gè)反饋信號(hào)的原變量、反變量(16)組成，故可編程與陣列共有 3288=2048 個(gè)可編程單元。 系統(tǒng)時(shí)鐘CK和三態(tài)輸出選通信號(hào)OE的輸入緩沖器。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.12GAL16V8邏輯圖及引腳圖 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 2)輸出邏輯宏單元(OLMC)(1)OLMC的結(jié)構(gòu)。OLMC由或門、異或門、D觸發(fā)器和4個(gè)多路選擇器組成，其內(nèi)部結(jié)構(gòu)如圖8.5.13中的虛線

56、框所示。每個(gè)OLMC包含或門陣列的一個(gè)或門。一個(gè)或門有8個(gè)輸入端，和來自與陣列的8個(gè)乘積項(xiàng)(PT)相對(duì)應(yīng)。其中7個(gè)直接相連，第一個(gè)乘積項(xiàng)(圖中最上邊的一項(xiàng))經(jīng)PTMUX相連，或門輸出為有關(guān)乘積項(xiàng)之和。異或門的作用是選擇輸出信號(hào)的極性。當(dāng)XOR(n)為1時(shí)，異或門起反相器作用，否則起同相器作用。XOR(n)是控制字中的一位，n為引腳號(hào)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 圖8.5.13OLMC的內(nèi)部結(jié)構(gòu) 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 D觸發(fā)器(寄存器)對(duì)異或門的輸出狀態(tài)起記憶(存儲(chǔ))作用，使GAL適用于時(shí)序邏輯電路。 4個(gè)多路開關(guān)(MU

57、X)在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的組態(tài)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 PTMUX是乘積項(xiàng)選擇器，在AC1(n)AC0控制下選擇第一乘積項(xiàng)或地(0)送至或門輸入端。 OMUX是輸出類型選擇器，在AC1(n)+AC0控制下選擇組合型(異或門輸出)或寄存型(經(jīng)D觸發(fā)器存儲(chǔ)后輸出)邏輯運(yùn)算結(jié)果送到輸出緩沖器。 TSMUX是三態(tài)緩沖器的使能信號(hào)選擇器，在AC1(n)和AC1控制下從UCC、地、OE或第一乘積項(xiàng)中選擇 1 個(gè)作為輸出緩沖器的使能信號(hào)。 FMUX是反饋源選擇器。在AC1(n)、AC0控制下選擇D觸發(fā)器的Q、本級(jí)OLMC輸出、鄰級(jí)OLMC的輸出或地電

58、平作為反饋源送回與陣列作為輸入信號(hào)。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 (2)結(jié)構(gòu)控制字。為了得到不同類型的輸出結(jié)構(gòu)，只要給GAL器件寫入不同的結(jié)構(gòu)控制字，輸出邏輯宏單元（OLMC）就可以配置成不同的輸出結(jié)構(gòu)。GAL16V8的結(jié)構(gòu)控制字共82位，每位取值為“1”或“0”。在SYN、AC0、AC1(n)的組合控制下，OLMC(n)可配置成5種不同的工作模式，即專用輸入（禁止OLMC輸出）、專用組合輸出、反饋組合輸出、時(shí)序電路中的組合輸出、寄存器型輸出模式。OLMC組態(tài)的實(shí)現(xiàn)(即結(jié)構(gòu)控制字的設(shè)定)都是由開發(fā)軟件和硬件自動(dòng)完成的。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存

59、儲(chǔ)器和可編程邏輯器件 普通GAL器件只用少數(shù)幾種型號(hào)就可以取代所有的PAL器件，因此GAL器件出現(xiàn)后很快得到了普遍應(yīng)用。但GAL和PAL一樣都屬于低密度PLD，其共同缺點(diǎn)是規(guī)模小，每片相當(dāng)于幾十個(gè)等效門電路，只能代替24片MSI器件，遠(yuǎn)遠(yuǎn)達(dá)不到LSI和VLSI專用集成電路的要求。另外，GAL在使用中還有許多局限性，如一般GAL只能用于同步時(shí)序電路，各OLMC中的觸發(fā)器只能同時(shí)置位或清0，每個(gè)OLMC中的觸發(fā)器和或門還不能充分發(fā)揮其作用，且應(yīng)用靈活性差。這些不足之處都在高密度PLD中得到了較好的解決。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 8.5.4高密度可編程邏輯器件高

60、密度可編程邏輯器件高密度可編程邏輯器件（HDPLD）主要包括EPLD、CPLD和FPGA三種類型。EPLD是20世紀(jì)80年代中期由Altera公司推出的可擦除可編程邏輯器件。它采用了CMOS和UVEPROM工藝制作，其結(jié)構(gòu)與GAL相似，但比GAL器件的集成度高很多。EPLD內(nèi)部大量增加了輸出邏輯宏單元（OLMC）的數(shù)量，提供了更大的與陣列，而且增加了對(duì)OLMC內(nèi)部觸發(fā)器的預(yù)置和異步置0功能，因此它的OLMC有更大的使用靈活性，但是EPLD的內(nèi)部互連功能很弱。 第第8 8章章 存儲(chǔ)器和可編程邏輯器件存儲(chǔ)器和可編程邏輯器件 CPLD是在EPLD的基礎(chǔ)上發(fā)展起來的器件。與EPLD相比，它增加了內(nèi)部連