一種12位分段式電流舵DAC電路設(shè)計方案

1、一種12位分段式電流舵 DAC電路設(shè)計-電氣論文一種12位分段式電流舵DAC電路設(shè)計卞艷，屠衛(wèi)潔，徐大誠（蘇州大學(xué)電子信息學(xué)院，江蘇蘇州215000）摘要：針對SoC中DAC設(shè)計越來越受面積和功耗的制約，米用分段式 結(jié)構(gòu)，提出一種應(yīng)用于SoC模擬輸出前端的12位100 MS /s電流舵型D/A轉(zhuǎn) 換器，其中高6位為溫度計碼，低6位為改進(jìn)型Fibonacci數(shù)列，其減小了DAC的面積和毛刺。電路基于 S MIC 0.13 阿CMOS 工藝，在1.2 V/3.3 V （數(shù)字/模擬）雙電源供電下，滿擺幅輸出電流20 mA。在100 MHz采樣頻率、49.7 MHz輸入信號下，無雜散動態(tài)范圍（SFDR

2、）達(dá)到89.448 dB，INL和DNL 均小于0.5 LSB。關(guān)鍵詞：數(shù)/模轉(zhuǎn)換器；分段式電流舵；改進(jìn)型 Fib on acci數(shù)列；SoC中圖分類號：TN86?34 ;TN402 文獻(xiàn)標(biāo)識碼：A文章編號：1004?373X（2015 ） 16?0106?04收稿日期：2015?02?15基金項目：國家自然基金重點項目（61434003 ）0引言在信號處理和通信處理應(yīng)用中，高速高精度數(shù)/模轉(zhuǎn)換器的性能在很大程 度上已經(jīng)成為整個系統(tǒng)的瓶頸1。用于片上系統(tǒng)（SoC）的CMOS DAC因面積 和功耗的要求，更是成為最具挑戰(zhàn)性的課題之一。電流舵結(jié)構(gòu)DAC由于速度快、 對寄生參數(shù)不敏感、易于CMOS工

3、藝集成等優(yōu)點而被廣泛采用。目前，權(quán)位電流源主要有2種加權(quán)方式：二進(jìn)制加權(quán)和溫度計加權(quán)。前者無需譯碼電路，電 流源數(shù)目少，減少了開關(guān)數(shù)量和面積；但中碼轉(zhuǎn)換毛刺大，且隨著位數(shù)的增加， 電流單元之間的大小相差加大，導(dǎo)致失配增加，使DAC靜態(tài)性能INL和DNL變差。后者電流源權(quán)重一樣，毛刺小，但電流源數(shù)目大，需要譯碼電路，占用芯 片面積大2。折衷以上2種方式優(yōu)缺點，本文提出一種新型加權(quán)方式，即改進(jìn)Fibonacci數(shù)列加權(quán)3，采用分段式結(jié)構(gòu)，設(shè)計出一種基于SMIC 0.13 呵CMOS工藝的12位100 MHz的DAC。簡化了電路復(fù)雜度，縮小版圖面積， 降低毛刺，性能指標(biāo)優(yōu)異，為 DAC設(shè)計提供了一種

4、有效的實用方法。1系統(tǒng)架構(gòu)及設(shè)計電路系統(tǒng)如圖1所示，其中，數(shù)字部分包括：譯碼器、鎖存器和 8選1 選擇器，采用1.2 V電源電壓；模擬部分包括：電流源、偏置電路與開關(guān)陣列， 采用3.3 V電源電壓。該電流舵DAC的權(quán)電流源包括改進(jìn)型Fibonacci和溫度計電流源2種, 降低了中碼轉(zhuǎn)換時的毛刺，減少電流源數(shù)目和芯片面積。綜合考慮面積和INL，DNL的要求，采用6+6分段結(jié)構(gòu)。低6位數(shù)字信號經(jīng)過譯碼電路和8選1電路 給出，高6位數(shù)字信號經(jīng)行列譯碼電路給出，均由鎖存器與開關(guān)驅(qū)動電路進(jìn)行同 步和交叉點調(diào)整，控制電流源陣列的輸出電流。設(shè)計以最低有效位的電流源作為 參考基準(zhǔn)電流ILSB，滿量程輸入時，低

5、6位控制的電流源輸出為63ILSB，高6 位控制的電流源輸出為4 032ILSB，DAC的滿量程輸出為4 095ILSB（ILSB4.88狀），滿量程輸出電流為 20 mA:fc J Ri.AC筍乜杓隹出文獻(xiàn)3中采用Fibonacci數(shù)列4作為6位單端DAC的電流源權(quán)重,且每一權(quán)重都為其前2個權(quán)重之和，即:由于此DAC只采用7個電流單元數(shù)，總和達(dá)不到 63ILSB，所以每一 Fi加上一個固定值 W0進(jìn)行補(bǔ)償，使得每一位輸出有多余電流Ioffset，因而需要在輸出端增加額外電路扣除。此外，它會造成差分開關(guān)正負(fù)端口輸出的最大和 最小電流值分別不一樣而難以應(yīng)用于差分結(jié)構(gòu)的DAC。因而，針對這些缺點，

6、本文改進(jìn)了低6位Fibonacci數(shù)列DAC，并給出詳細(xì)的理論分析和公式推導(dǎo)。1.1改進(jìn)型Fib on acci數(shù)列的設(shè)計及應(yīng)用圖2為低6位電流源和偏置電路。改進(jìn)型Fibonacci數(shù)列An （變量）分別為A0=1 ,人仁2 ,A2=3 , A3=5，A4=10 , A5=20 , A6=22 。 DAC的低6位就是利用這7個數(shù)作為權(quán)重（見圖3）,其中l(wèi)=ILSB , Wk即第k個模擬信號輸出。若采用大于等于 8個電流單元 數(shù)，雖然分配至電流源間的失配誤差減小， 但所用的邏輯門數(shù)量增加，電路更復(fù)雜，版圖面積增加IIIIIHVmill在電流舵DAC中，隨機(jī)性的失配誤差對DAC的靜態(tài)特性影響較大設(shè)

7、DAC中單位電流源的電流大小為I，方差為（T （I），利用相鄰碼的電流誤差的 相對標(biāo)準(zhǔn)差作為DNL的估算值，則DAC相鄰碼電流誤差的方差可以表示為:ffl綁碼時應(yīng)的S6他電潼不相 ”式門|變?yōu)椋簍t 打二打=盯口!| + crlJA(. Hr次乂右一:七淹善變比.DF -MS WM* 改退型 Fibeweift列 DAC 的 DNU.出現(xiàn)祀人中值獨曠懈簸倒L=43A騎UU-tM因而，改進(jìn)型Fibonacci數(shù)列DAC既利用了二進(jìn)制碼 DAC的優(yōu)點: 電路面積??；又發(fā)揮了溫度計碼的優(yōu)勢：差分非線性小。1.2單位電流源與開關(guān)設(shè)計電流源作為整個芯片的核心部分，其匹配性、面積以及有限的輸出阻抗等因素直

8、接影響DAC的靜態(tài)和動態(tài)性能。雙端輸出 DAC的SFDR與單位電流源輸出阻抗Zimp關(guān)系為：式中：RL =50 Q為DAC負(fù)載電阻；N=12 為精度。當(dāng)SFDR 75 dB ,Zimp 3.75 MQ時，為了提高電流源輸出阻抗，采用 Cascode結(jié)構(gòu)7,見圖3。在輸入一定頻率下，有：.”，工(亠t 1卜* I H f,+ if,-,； * r.L!L,f/ T* J電容和連線電容。為了減小 M2的寄生電容，其長度盡量取短。當(dāng)輸入頻率為10 MHz時，單位電流源的輸出阻抗為 8.73 M Q,大于SFDR要求的3.75 M Q, 滿足設(shè)計要求。SN和SP為一對差分開關(guān)，為了減小其寄生電容，尺寸

9、做的比較小。作為電流舵型DAC，電流源管的隨機(jī)誤差對靜態(tài)特性影響最大，因此，低6位采用改進(jìn)型Fibonacci數(shù)列譯碼方式，縮小電路面積，給電流源管提供足夠大的 空間減小失配8，電流源的最小尺寸與積分非線性關(guān)系如下：t f .4.t 14 ）4I式中：E ） u ） Iu是一個單位電流源的相對標(biāo)準(zhǔn)偏差； AB和AVT分 別是電流放大系數(shù)和閾值電壓的失配方差，過驅(qū)動電壓（ VGS-VT ）的取值保證 了管子工作在飽和區(qū)；C表示的是正態(tài)分布累積函數(shù)的反函數(shù)9，INL_yield表 征DAC的INL情況。管子的尺寸還與電流的大小有關(guān)：i =匕亡F牛屮右-丨* d丨I由式（13），式（15）即可得到管

10、子所需的尺寸。為了保證 DAC的單調(diào) 性，INL絕對值必須小于0.5ILSB，因而要求C的值盡可能的大。這里采用3 c的 原則10，即99.7%的INL良率來界定DAC電流源誤差。差分開關(guān)的設(shè)計，一方面增加輸出擺幅，減小噪聲；另一方面可以保證 電流通路始終存在，從而不改變與其相連的電流源晶體管的工作狀態(tài)，使得DAC的轉(zhuǎn)換速率不受影響。開關(guān)管的輸出端接有減小時鐘饋通效應(yīng)的偽管 M4 , M6， 其柵極接地，意味著它們始終處于導(dǎo)通狀態(tài)。由于M3，M5的柵漏之間存在寄生電容CGD，開關(guān)的控制信號就會通過這些寄生電容耦合到 M4和M6的漏極,附加到輸出的電流中，使其產(chǎn)生較大的毛刺，表示為:式中：COV

11、為單位寬度的交疊電容；CL為輸出節(jié)點的等效總電容;VSW為開關(guān)控制信號的擺幅，因而M4與M6作為常通的偽管接在M3M5后起到了一個隔離作用，讓開關(guān)控制信號難以影響到輸出的模擬信號，其作 用是減小開關(guān)晶體管的時鐘饋通效應(yīng)。丄丁2仿真結(jié)果本設(shè)計基于SMIC 0.13 阿CMOS 工藝的Spice模型，使用Cade neeSpectre進(jìn)行仿真分析。利用DAC輸出從0到滿量程的臺階波形進(jìn)行Matlab計算，得到INL為0.359 5 LSB , DNL為0.303 9 LSB (此為電流鏡后仿結(jié)果), 如圖 5 (a)，( b)所示。在 13.378 906 25 MHz ，49.707 031 2

12、5 MHz 的輸 入頻率和100 MHz采樣頻率下，SFDR的結(jié)果分別如圖5 (c)，(d)所示，表1給出了 DAC的動態(tài)仿真結(jié)果/直 1 fisnSMB73.421 7a * rtt 如 u叭曲7vrr i71 -tZE 7i牛*占匹IS “他VD密f Q7嗣44席IT&n aibR.%5 D和.硏ENO I 皿L 1 K7ft 1 1 99fl I“ID Ml)?n.3fl7 63結(jié)論本文設(shè)計了一種分段式電流舵結(jié)構(gòu)的 12 b 100 MS/sCMOS DAC ,低6位采用新型數(shù)列譯碼結(jié)構(gòu)，折衷了二進(jìn)制譯碼和溫度計譯碼的優(yōu)缺點， 高6位采用溫度計譯碼方式。仿真結(jié)果表明，該 DAC性能指標(biāo)優(yōu)

13、異，可廣泛用于無線通信領(lǐng)域，并且為新型DAC的研究與發(fā)展奠定基礎(chǔ)參考文獻(xiàn)1 PIETER Palmers，MICHIEL S J. A 10?bit 1.6?GS/s 27?mW cur?re nt?steeri ng D/A convert with 550?MHz 54?dB SFDR ban d?width in130 ? nm CMOS J. IEEE Transactions on Circ and Syst ，2010， 57 （ 11）: 2870?2879.2 VAN DEN BOSCH A， BORREMANS M A F. A 10?bit 1?Gsample/s Nyqu

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