第十章可編程邏輯器件及應(yīng)用

1、第第10章章 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用10.1 概述概述 10.2 可編程陣列邏輯（可編程陣列邏輯（PAL） 10.3 通用陣列邏輯（通用陣列邏輯（GAL）10.4 PLD器件的應(yīng)用開發(fā)簡(jiǎn)介器件的應(yīng)用開發(fā)簡(jiǎn)介 10.1 概述概述 可編程邏輯器件可編程邏輯器件(PLD)是是20世紀(jì)世紀(jì)80年代發(fā)展起來(lái)的一種通年代發(fā)展起來(lái)的一種通用的可編程的數(shù)字邏輯電路。它是一種標(biāo)準(zhǔn)化、通用的數(shù)字用的可編程的數(shù)字邏輯電路。它是一種標(biāo)準(zhǔn)化、通用的數(shù)字電路器件，集門電路、觸發(fā)器、多路選擇開關(guān)、電路器件，集門電路、觸發(fā)器、多路選擇開關(guān)、 三態(tài)門等器三態(tài)門等器件和電路連線于一身。件和電路連線于一身。PLD

2、使用起來(lái)靈活方便，可以根據(jù)邏使用起來(lái)靈活方便，可以根據(jù)邏輯要求設(shè)定輸入與輸出之間的關(guān)系，也就是說(shuō)輯要求設(shè)定輸入與輸出之間的關(guān)系，也就是說(shuō)PLD是一種由是一種由用戶配置某種邏輯功能的器件。用戶配置某種邏輯功能的器件。PLD在制造工藝上，采用過(guò)在制造工藝上，采用過(guò)TTL、 CMOS、 ECL、靜態(tài)、靜態(tài)RAM等技術(shù)，器件類型有等技術(shù)，器件類型有PROM、 EPROM、PROM、PLA、PAL、GAL、EPLD、CPLD、FPGA等。等。 作為一種理想的設(shè)計(jì)工具，作為一種理想的設(shè)計(jì)工具，PLD具有通用標(biāo)準(zhǔn)器件和半定制具有通用標(biāo)準(zhǔn)器件和半定制電路的許多優(yōu)點(diǎn)，給數(shù)字系統(tǒng)設(shè)計(jì)者帶來(lái)很多方便。電路的許多優(yōu)點(diǎn)

3、，給數(shù)字系統(tǒng)設(shè)計(jì)者帶來(lái)很多方便。下一頁(yè)返回10.1 概述概述其優(yōu)點(diǎn)如下：其優(yōu)點(diǎn)如下： (1) 簡(jiǎn)化設(shè)計(jì)。簡(jiǎn)化設(shè)計(jì)。 (2) 高性能。高性能。 (3) 可靠性高。可靠性高。 (4) 成本下降。成本下降。 (5) 硬件加密。硬件加密。 10.1.1 PLD器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu)目前常用的可編程邏輯器件都是從與陣列和或陣列兩類基本目前常用的可編程邏輯器件都是從與陣列和或陣列兩類基本結(jié)構(gòu)發(fā)展起來(lái)的，所以從結(jié)構(gòu)上可分為兩大類器件：結(jié)構(gòu)發(fā)展起來(lái)的，所以從結(jié)構(gòu)上可分為兩大類器件：PLD器器件和件和FPGA器件。器件。PLD通過(guò)修改內(nèi)部電路的邏輯功能來(lái)編程，通過(guò)修改內(nèi)部電路的邏輯功能來(lái)編程，F(xiàn)PGA通過(guò)

4、改變內(nèi)部連線來(lái)編程。通過(guò)改變內(nèi)部連線來(lái)編程。上一頁(yè) 下一頁(yè)返回10.1 概述概述PLD是一種可由用戶編程的邏輯器件，大多數(shù)標(biāo)準(zhǔn)的是一種可由用戶編程的邏輯器件，大多數(shù)標(biāo)準(zhǔn)的PLD器器件是由兩種邏輯門陣列（與陣列和或陣列）組成的。件是由兩種邏輯門陣列（與陣列和或陣列）組成的。 PLD的的每個(gè)輸出都是輸入每個(gè)輸出都是輸入“乘積和乘積和”的函數(shù)。的函數(shù)。PLD的基本結(jié)構(gòu)框圖的基本結(jié)構(gòu)框圖如如圖圖10-1所示。所示。PLD的早期產(chǎn)品有的早期產(chǎn)品有PROM、PLA、PAL、GAL等等 4 種結(jié)構(gòu)。種結(jié)構(gòu)。10.1.2 PLD器件的分類及特點(diǎn)器件的分類及特點(diǎn)1. PROM結(jié)構(gòu)結(jié)構(gòu)PROM是由固定的是由固定的

5、“與與”陣列和可編程的陣列和可編程的“或或”陣列組成的，陣列組成的，如如圖圖10-6所示。與陣列為全譯碼方式，當(dāng)輸入為所示。與陣列為全譯碼方式，當(dāng)輸入為I1In時(shí)，時(shí)，與陣列的輸出為與陣列的輸出為n個(gè)輸入變量可能組合的全部最小項(xiàng)，即個(gè)輸入變量可能組合的全部最小項(xiàng)，即2n個(gè)最小項(xiàng)?；蜿嚵惺强删幊痰?，如果個(gè)最小項(xiàng)?；蜿嚵惺强删幊痰?，如果PROM有有m輸出，則包輸出，則包含有含有m個(gè)可編程的或門，每個(gè)或門有個(gè)可編程的或門，每個(gè)或門有2n個(gè)輸入可供選用，由個(gè)輸入可供選用，由用戶編程來(lái)選定。所以，在用戶編程來(lái)選定。所以，在PROM的輸出端，輸出表達(dá)式是的輸出端，輸出表達(dá)式是最小項(xiàng)之和的標(biāo)準(zhǔn)與或式。最小項(xiàng)

6、之和的標(biāo)準(zhǔn)與或式。 上一頁(yè) 下一頁(yè)返回10.1 概述概述無(wú)論無(wú)論ROM、PROM、EPROM還是還是E2PROM，其功能是作，其功能是作“讀讀”操作。所以操作。所以ROM主要是作存儲(chǔ)器。主要是作存儲(chǔ)器。2. PLA（Programmable Logic Array）結(jié)構(gòu)）結(jié)構(gòu)在在ROM中，與陣列是全譯碼方式，其輸出產(chǎn)生中，與陣列是全譯碼方式，其輸出產(chǎn)生n個(gè)輸入的全個(gè)輸入的全部最小項(xiàng)。對(duì)于大多數(shù)邏輯函數(shù)而言，并不需要使用輸入變部最小項(xiàng)。對(duì)于大多數(shù)邏輯函數(shù)而言，并不需要使用輸入變量的全部乘積項(xiàng)，有許多乘積項(xiàng)是沒(méi)用的，尤其當(dāng)函數(shù)包含量的全部乘積項(xiàng)，有許多乘積項(xiàng)是沒(méi)用的，尤其當(dāng)函數(shù)包含較多的約束項(xiàng)時(shí)，

7、許多乘積項(xiàng)是不可能出現(xiàn)的較多的約束項(xiàng)時(shí)，許多乘積項(xiàng)是不可能出現(xiàn)的,這樣這樣,由于不由于不能充分利用能充分利用ROM的與陣列從而會(huì)造成硬件的浪費(fèi)。的與陣列從而會(huì)造成硬件的浪費(fèi)。 PLA是處理邏輯函數(shù)的一種更有效的方法，其結(jié)構(gòu)與是處理邏輯函數(shù)的一種更有效的方法，其結(jié)構(gòu)與ROM類似，但它的與陣列是可編程的，類似，但它的與陣列是可編程的， 且不是全譯碼方式而是部且不是全譯碼方式而是部分譯碼方式，只產(chǎn)生函數(shù)所需要的乘積項(xiàng)?；蜿嚵幸彩强删幏肿g碼方式，只產(chǎn)生函數(shù)所需要的乘積項(xiàng)?；蜿嚵幸彩强删幊痰?，它選擇所需要的乘積項(xiàng)來(lái)完成或功能。程的，它選擇所需要的乘積項(xiàng)來(lái)完成或功能。在在PLA的輸出端產(chǎn)生的邏輯函數(shù)是簡(jiǎn)化

8、的與或表達(dá)式。的輸出端產(chǎn)生的邏輯函數(shù)是簡(jiǎn)化的與或表達(dá)式。圖圖10-7為為 PLA結(jié)構(gòu)。結(jié)構(gòu)。 PLA規(guī)模比規(guī)模比ROM小，工作速度快，當(dāng)輸出函數(shù)包含較多的小，工作速度快，當(dāng)輸出函數(shù)包含較多的公共項(xiàng)時(shí)，使用公共項(xiàng)時(shí)，使用PLA更為節(jié)省硬件。更為節(jié)省硬件。上一頁(yè) 下一頁(yè)返回10.1 概述概述3. PAL(Programmable Array Logic)結(jié)構(gòu)結(jié)構(gòu)PAL是在是在ROM和和PLA基礎(chǔ)上發(fā)展起來(lái)的，它同基礎(chǔ)上發(fā)展起來(lái)的，它同ROM和和PLA一樣都采用一樣都采用“陣列邏輯陣列邏輯”技術(shù)。在陣列邏輯中，既要求有規(guī)技術(shù)。在陣列邏輯中，既要求有規(guī)則的陣列結(jié)構(gòu)，又要求實(shí)現(xiàn)靈活多樣的邏輯功能，同時(shí)還

9、要?jiǎng)t的陣列結(jié)構(gòu)，又要求實(shí)現(xiàn)靈活多樣的邏輯功能，同時(shí)還要求編程簡(jiǎn)單，易于實(shí)現(xiàn)。求編程簡(jiǎn)單，易于實(shí)現(xiàn)。PAL是為適應(yīng)這種要求而產(chǎn)生的。是為適應(yīng)這種要求而產(chǎn)生的。它比它比PROM靈活，便于完成多種邏輯功能，同時(shí)又比靈活，便于完成多種邏輯功能，同時(shí)又比PLA工工藝簡(jiǎn)單，易于編程和實(shí)現(xiàn)。藝簡(jiǎn)單，易于編程和實(shí)現(xiàn)。PAL的基本結(jié)構(gòu)由可編程的與陣列和固定的或陣列組成，如的基本結(jié)構(gòu)由可編程的與陣列和固定的或陣列組成，如圖圖10-8所示。這種結(jié)構(gòu)形式為實(shí)現(xiàn)大部分邏輯函數(shù)提供了所示。這種結(jié)構(gòu)形式為實(shí)現(xiàn)大部分邏輯函數(shù)提供了最有效的方法。最有效的方法。PAL每一個(gè)輸出包含的乘積項(xiàng)數(shù)目是由固定每一個(gè)輸出包含的乘積項(xiàng)數(shù)目是

10、由固定連接的或陣列提供的，一般函數(shù)包含連接的或陣列提供的，一般函數(shù)包含3至至4個(gè)乘積項(xiàng)，而個(gè)乘積項(xiàng)，而PAL可提供可提供7至至8個(gè)乘積項(xiàng)的與或輸出。該輸出通過(guò)觸發(fā)器送給輸個(gè)乘積項(xiàng)的與或輸出。該輸出通過(guò)觸發(fā)器送給輸出緩沖器，同時(shí)也可以將狀態(tài)反饋回與陣列。這種反饋功能出緩沖器，同時(shí)也可以將狀態(tài)反饋回與陣列。這種反饋功能使使PAL器件具有記憶功能，既可以記憶先前的狀態(tài)，又可以器件具有記憶功能，既可以記憶先前的狀態(tài)，又可以改變功能狀態(tài)，因此改變功能狀態(tài)，因此PAL器件可以構(gòu)成狀態(tài)時(shí)序機(jī)，實(shí)現(xiàn)加、器件可以構(gòu)成狀態(tài)時(shí)序機(jī)，實(shí)現(xiàn)加、減計(jì)算及移位、分支操作等。減計(jì)算及移位、分支操作等。 上一頁(yè) 下一頁(yè)返回10

11、.1 概述概述4. GAL(Generic Array Logic)結(jié)構(gòu)結(jié)構(gòu)GAL結(jié)構(gòu)與結(jié)構(gòu)與PAL相同，由可編程的與陣列去驅(qū)動(dòng)一個(gè)固定的相同，由可編程的與陣列去驅(qū)動(dòng)一個(gè)固定的或陣列，其差別在于輸出結(jié)構(gòu)不同。或陣列，其差別在于輸出結(jié)構(gòu)不同。PAL的輸出是一個(gè)有記的輸出是一個(gè)有記憶功能的憶功能的D觸發(fā)器，而觸發(fā)器，而GAL器件的每一個(gè)輸出端都有一個(gè)可器件的每一個(gè)輸出端都有一個(gè)可組態(tài)的輸出邏輯宏單元組態(tài)的輸出邏輯宏單元OLMC（OutputLogicacrocells）。由于輸出具有可編程的邏）。由于輸出具有可編程的邏輯宏單元，可以由用戶定義所需的輸出狀態(tài)輯宏單元，可以由用戶定義所需的輸出狀態(tài),因

12、此因此GAL成為各成為各種種PLD器件的理想產(chǎn)品。器件的理想產(chǎn)品。GAL采用高速的電可擦除的采用高速的電可擦除的E2CMOS工藝，具有速度快、功耗低、集成度高等特點(diǎn)。工藝，具有速度快、功耗低、集成度高等特點(diǎn)。 目前，市場(chǎng)上供應(yīng)較多的是目前，市場(chǎng)上供應(yīng)較多的是GAL16V8、GAL20V8，GAL22V10。上述上述4種結(jié)構(gòu)的分類列于種結(jié)構(gòu)的分類列于表表10-1中。中。 上一頁(yè)返回10.2 可編程陣列邏輯（可編程陣列邏輯（PAL）PAL器件的與陣列是可編程的，而或陣列是不可編程的。用器件的與陣列是可編程的，而或陣列是不可編程的。用PAL實(shí)現(xiàn)邏輯函數(shù)時(shí)，每個(gè)輸出是若干個(gè)與項(xiàng)的和，而與項(xiàng)實(shí)現(xiàn)邏輯函數(shù)

13、時(shí)，每個(gè)輸出是若干個(gè)與項(xiàng)的和，而與項(xiàng)的數(shù)目已由制造廠固定（的數(shù)目已由制造廠固定（4個(gè)、個(gè)、8個(gè)等）。在個(gè)等）。在PAL產(chǎn)品中，一產(chǎn)品中，一個(gè)輸出的最多與項(xiàng)可達(dá)個(gè)輸出的最多與項(xiàng)可達(dá)8個(gè)。個(gè)。 PAL備有多種輸出結(jié)構(gòu)，有專用輸出、備有多種輸出結(jié)構(gòu)，有專用輸出、I/O輸出、寄存器輸輸出、寄存器輸出、異或輸出和算術(shù)選通反饋輸出等結(jié)構(gòu)，它不僅可以構(gòu)成出、異或輸出和算術(shù)選通反饋輸出等結(jié)構(gòu)，它不僅可以構(gòu)成組合邏輯電路，也可以構(gòu)成時(shí)序邏輯電路。不同型號(hào)的芯片組合邏輯電路，也可以構(gòu)成時(shí)序邏輯電路。不同型號(hào)的芯片對(duì)應(yīng)一種固定的輸出結(jié)構(gòu)，由生產(chǎn)廠家來(lái)決定。對(duì)應(yīng)一種固定的輸出結(jié)構(gòu)，由生產(chǎn)廠家來(lái)決定。下一頁(yè)返回10.2

14、 可編程陣列邏輯（可編程陣列邏輯（PAL）1. 專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)圖圖10-9是專用輸出結(jié)構(gòu)的邏輯圖。它是在基本門陣列的輸是專用輸出結(jié)構(gòu)的邏輯圖。它是在基本門陣列的輸出加上反相器得到的?；鹃T陣列的輸出結(jié)構(gòu)也屬于專用輸出加上反相器得到的。基本門陣列的輸出結(jié)構(gòu)也屬于專用輸出結(jié)構(gòu)。出結(jié)構(gòu)。 2. 異步異步I/O輸出結(jié)構(gòu)輸出結(jié)構(gòu)圖圖10-10是異步是異步I/O輸出結(jié)構(gòu)的邏輯圖。該圖的或門實(shí)現(xiàn)輸出結(jié)構(gòu)的邏輯圖。該圖的或門實(shí)現(xiàn)7個(gè)與項(xiàng)的邏輯加，其輸出為三態(tài)門個(gè)與項(xiàng)的邏輯加，其輸出為三態(tài)門G3。它受到與門。它受到與門G2輸出輸出（第一個(gè)與項(xiàng)）的控制。如果編程時(shí)使此與項(xiàng)常為（第一個(gè)與項(xiàng)）的控制。如果編

15、程時(shí)使此與項(xiàng)常為0，即該，即該與門的所有輸入端都接通，則三態(tài)門處于高阻態(tài)，此時(shí)，與門的所有輸入端都接通，則三態(tài)門處于高阻態(tài)，此時(shí)，I/O端可作為輸入端，端可作為輸入端，G4為輸入緩沖器。相反，編程后為輸入緩沖器。相反，編程后G2與門的所有輸入項(xiàng)都斷開，三態(tài)門被選通，與門的所有輸入項(xiàng)都斷開，三態(tài)門被選通，I/O只能作輸出只能作輸出端，這時(shí)，緩沖器端，這時(shí)，緩沖器G4將輸出反饋到輸入。但是反饋回來(lái)的信將輸出反饋到輸入。但是反饋回來(lái)的信號(hào)能否成為與門輸入，還要視編程而定。號(hào)能否成為與門輸入，還要視編程而定。上一頁(yè) 下一頁(yè)返回10.2 可編程陣列邏輯（可編程陣列邏輯（PAL）3. 寄存器輸出結(jié)構(gòu)寄存器

16、輸出結(jié)構(gòu)圖圖10-11是寄存器輸出結(jié)構(gòu)的邏輯圖。它是在基本門陣列基是寄存器輸出結(jié)構(gòu)的邏輯圖。它是在基本門陣列基礎(chǔ)上加入礎(chǔ)上加入D觸發(fā)器得到的。觸發(fā)器得到的。 在時(shí)鐘在時(shí)鐘CLK的上升沿，或門的輸?shù)纳仙?，或門的輸出存入出存入D觸發(fā)器，同時(shí)觸發(fā)器，同時(shí)Q端通過(guò)端通過(guò)OE控制的三態(tài)門控制的三態(tài)門G3輸出。另輸出。另外，通過(guò)緩沖器外，通過(guò)緩沖器G2反饋至與門陣列。這樣，反饋至與門陣列。這樣，PAL便成了具有便成了具有記憶功能的時(shí)序網(wǎng)絡(luò)，從而滿足設(shè)計(jì)時(shí)序電路的需要。記憶功能的時(shí)序網(wǎng)絡(luò)，從而滿足設(shè)計(jì)時(shí)序電路的需要。4. 異或結(jié)構(gòu)異或結(jié)構(gòu)圖圖10-12是異或輸出結(jié)構(gòu)的邏輯圖。它是把與項(xiàng)之和分成了是異或輸出

17、結(jié)構(gòu)的邏輯圖。它是把與項(xiàng)之和分成了兩部分，經(jīng)異或運(yùn)算后，在時(shí)鐘兩部分，經(jīng)異或運(yùn)算后，在時(shí)鐘CLK的上升沿將異或結(jié)果存的上升沿將異或結(jié)果存入入D觸發(fā)器，通過(guò)觸發(fā)器，通過(guò)OE控制的三態(tài)門控制的三態(tài)門G6輸出。這樣處理后，輸出。這樣處理后，它除了具有寄存器輸出結(jié)構(gòu)的特征外，還能實(shí)現(xiàn)時(shí)序邏輯電它除了具有寄存器輸出結(jié)構(gòu)的特征外，還能實(shí)現(xiàn)時(shí)序邏輯電路的保持功能。路的保持功能。 上一頁(yè) 下一頁(yè)返回10.2 可編程陣列邏輯（可編程陣列邏輯（PAL）5. 算術(shù)選通反饋結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu)是在異或結(jié)構(gòu)基礎(chǔ)上加入反饋選通電路得算術(shù)選通反饋結(jié)構(gòu)是在異或結(jié)構(gòu)基礎(chǔ)上加入反饋選通電路得到的，如到的，如圖圖1

18、0-13所示。反饋選通電路可以對(duì)反饋?lái)?xiàng)和輸所示。反饋選通電路可以對(duì)反饋?lái)?xiàng)和輸入項(xiàng)入項(xiàng)A實(shí)現(xiàn)實(shí)現(xiàn) 4 種邏輯加操作，反饋選通的種邏輯加操作，反饋選通的 4 個(gè)或門輸出分個(gè)或門輸出分別為（別為（A+Q）、（）、（+Q）、（）、（A+ ）、（）、（ + ）。）。 這這 4 種結(jié)果反饋到與門陣列之后，可獲得更多的邏輯組合。種結(jié)果反饋到與門陣列之后，可獲得更多的邏輯組合。 Q上一頁(yè)返回Q10.3 通用陣列邏輯（通用陣列邏輯（GAL）10.3.1 GAL的結(jié)構(gòu)特點(diǎn)的結(jié)構(gòu)特點(diǎn)通用陣列邏輯通用陣列邏輯GAL是是Lattice 公司于公司于1985年首先推出的新年首先推出的新型可編程邏輯器件。型可編程邏輯器件。

19、GAL是是PAL的第二代產(chǎn)品，但它采用了的第二代產(chǎn)品，但它采用了ECMOS工藝，可編程的工藝，可編程的I/O結(jié)構(gòu)，使之成為用戶可以重復(fù)結(jié)構(gòu)，使之成為用戶可以重復(fù)修改芯片的邏輯功能，在不到修改芯片的邏輯功能，在不到1鐘時(shí)間內(nèi)即可完成芯片的擦鐘時(shí)間內(nèi)即可完成芯片的擦除及編程的邏輯器件，按門陣列的可編程結(jié)構(gòu)，除及編程的邏輯器件，按門陣列的可編程結(jié)構(gòu)，GAL可分成可分成兩大類：一類是與兩大類：一類是與PAL基本結(jié)構(gòu)相似的普通型基本結(jié)構(gòu)相似的普通型GAL器件器件,其其與門陣列是可編程的，或門陣列是固定連接的，如與門陣列是可編程的，或門陣列是固定連接的，如GAL16V8；另一類是與；另一類是與FPLA器件

20、相類似的新一代器件相類似的新一代GAL 器器件，其與門陣列及或門陣列都是可編程的，如件，其與門陣列及或門陣列都是可編程的，如GAL39V18。 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）1.GAL芯片的特點(diǎn)芯片的特點(diǎn)（1）采用）采用E2CMOS工藝，最大運(yùn)行功耗工藝，最大運(yùn)行功耗45 mA,最大維最大維持功耗持功耗35 mA，存取速度高達(dá)，存取速度高達(dá)1525 ns。具有可重復(fù)擦。具有可重復(fù)擦除和編程的功能。除和編程的功能。（2）具有輸出邏輯宏單元（）具有輸出邏輯宏單元（OLMC），可靈活設(shè)計(jì)各種復(fù)），可靈活設(shè)計(jì)各種復(fù)雜邏輯。雜邏輯。 （3） GAL16V8可以模擬可以模擬PAL

21、器件，可代替器件，可代替21種種PAL產(chǎn)產(chǎn)品。品。 （4）具有高速編程、重新編程的功能。一個(gè)）具有高速編程、重新編程的功能。一個(gè)GAL芯片重新芯片重新編程的次數(shù)大于編程的次數(shù)大于100次。次。 （5） 具有加密單元，可防止復(fù)制；具有電子標(biāo)簽，可用作具有加密單元，可防止復(fù)制；具有電子標(biāo)簽，可用作識(shí)別標(biāo)志；可預(yù)置和加電復(fù)位全部寄存器，具有識(shí)別標(biāo)志；可預(yù)置和加電復(fù)位全部寄存器，具有100%的功的功能可實(shí)驗(yàn)性。能可實(shí)驗(yàn)性。 數(shù)據(jù)保存期可超過(guò)數(shù)據(jù)保存期可超過(guò)20年。年。上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）2.GAL芯片芯片(GAL16V8)結(jié)構(gòu)結(jié)構(gòu) GAL16V8是是20個(gè)引

22、腳的集成電路芯片，個(gè)引腳的集成電路芯片，圖圖10-14示出了示出了它的芯片邏輯框圖。它的內(nèi)部電路結(jié)構(gòu)主要由它的芯片邏輯框圖。它的內(nèi)部電路結(jié)構(gòu)主要由5部分組成：部分組成： (1)16V8的的29腳是輸入端，每個(gè)輸入端有一個(gè)輸入緩沖腳是輸入端，每個(gè)輸入端有一個(gè)輸入緩沖器，因它的器，因它的8個(gè)輸出有時(shí)可用作反饋輸入，因此輸入端最多個(gè)輸出有時(shí)可用作反饋輸入，因此輸入端最多可有可有16個(gè)。個(gè)。 (2)有有8個(gè)輸出邏輯宏單元（個(gè)輸出邏輯宏單元（OLMC）。）。 輸出引腳為輸出引腳為1219。OLMC包括包括“與與”門、門、 “或或”門、門、 “異或異或”門、門、 D觸觸發(fā)器，兩個(gè)發(fā)器，兩個(gè)2選選1、兩個(gè)、

23、兩個(gè)4選選1多路選擇器、輸出緩沖器。多路選擇器、輸出緩沖器。上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）(3)它包括有它包括有32列列64行的行的“與與”陣列。陣列。 32列表示列表示8個(gè)輸個(gè)輸入的原變量和反變量，以及入的原變量和反變量，以及8個(gè)輸出反饋信號(hào)的原變量和反個(gè)輸出反饋信號(hào)的原變量和反變量，相當(dāng)于有變量，相當(dāng)于有32個(gè)輸入變量。個(gè)輸入變量。64行表示行表示8個(gè)輸出的個(gè)輸出的8個(gè)乘積項(xiàng)，相當(dāng)于陣列有個(gè)乘積項(xiàng)，相當(dāng)于陣列有64個(gè)乘積項(xiàng)。個(gè)乘積項(xiàng)。 因此有因此有2 048個(gè)可編程單元（碼點(diǎn)）。個(gè)可編程單元（碼點(diǎn)）。 (4) 1腳為系統(tǒng)時(shí)鐘腳為系統(tǒng)時(shí)鐘CK。 (5) 11

24、腳為輸出三態(tài)公共控制端腳為輸出三態(tài)公共控制端OE。另外，另外，10腳為公共地，腳為公共地，20腳為直流電源腳為直流電源VCC接直流接直流+5 V）。）。上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）10.3.2 輸出邏輯宏單元（輸出邏輯宏單元（OLMC）的）的結(jié)構(gòu)與輸出組態(tài)結(jié)構(gòu)與輸出組態(tài)1. OLMC的結(jié)構(gòu)的結(jié)構(gòu)GAL器件輸出端都是輸出邏輯宏單元（器件輸出端都是輸出邏輯宏單元（OLMC）結(jié)構(gòu)。如）結(jié)構(gòu)。如GAL16V8內(nèi)部有內(nèi)部有8個(gè)個(gè)OLMC。8個(gè)個(gè)OLMC在相應(yīng)的控制字在相應(yīng)的控制字的作用下，具有不同的電路結(jié)構(gòu)這帶來(lái)了的作用下，具有不同的電路結(jié)構(gòu)這帶來(lái)了GAL的靈活性和方

25、的靈活性和方便性。深刻理解便性。深刻理解OLMC的結(jié)構(gòu)和原理是使用的結(jié)構(gòu)和原理是使用GAL器件設(shè)計(jì)數(shù)器件設(shè)計(jì)數(shù)字系統(tǒng)的關(guān)鍵。下面簡(jiǎn)單討論字系統(tǒng)的關(guān)鍵。下面簡(jiǎn)單討論OLMC的結(jié)構(gòu)。的結(jié)構(gòu)。 OLMC的結(jié)構(gòu)示于的結(jié)構(gòu)示于圖圖10-15。OLMC中的或門中的或門G1完成或操完成或操作；異或門作；異或門G2完成極性選擇，同時(shí)還有一個(gè)完成極性選擇，同時(shí)還有一個(gè)D觸發(fā)器和觸發(fā)器和 4 個(gè)個(gè)多路選擇器。多路選擇器。4 個(gè)多路選擇器的功能如下所述。個(gè)多路選擇器的功能如下所述。上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）1）積項(xiàng)選擇多路選擇器（）積項(xiàng)選擇多路選擇器（PTMUX）每個(gè)）每個(gè)OL

26、MC都有來(lái)自都有來(lái)自與門陣列的與門陣列的8個(gè)乘積項(xiàng)輸入，其中個(gè)乘積項(xiàng)輸入，其中7個(gè)直接作為或門的輸入，個(gè)直接作為或門的輸入，最上面的乘積項(xiàng)作為最上面的乘積項(xiàng)作為PTMUX的一個(gè)輸入，的一個(gè)輸入， PTMUX在在AC0，AC1(n)控制下，選擇以地或者該乘積項(xiàng)作為或門的一個(gè)輸控制下，選擇以地或者該乘積項(xiàng)作為或門的一個(gè)輸入。入。 2）輸出選擇多路選擇器（）輸出選擇多路選擇器（OMUX）或門或門G1的輸出送給異或門的輸出送給異或門G2，由，由XOR（n）控制輸出所需）控制輸出所需極性的信號(hào)。該輸出一方面直接送給極性的信號(hào)。該輸出一方面直接送給OMUX，作為邏輯運(yùn)算，作為邏輯運(yùn)算的組合型輸出結(jié)果；另一

27、方面送入的組合型輸出結(jié)果；另一方面送入D觸發(fā)器，觸發(fā)器，Q的輸出作為的輸出作為邏輯運(yùn)算的寄存器結(jié)果也送入邏輯運(yùn)算的寄存器結(jié)果也送入OMUX。OMUX在在AC0，AC1（n）控制下，選擇組合型或寄存器型作為）控制下，選擇組合型或寄存器型作為OMUX輸出。輸出。 3）輸出允許控制多路選擇器（）輸出允許控制多路選擇器（TSMUX） OMUX的輸出經(jīng)過(guò)輸出三態(tài)門的輸出經(jīng)過(guò)輸出三態(tài)門G3后才是實(shí)際輸出。三態(tài)門后才是實(shí)際輸出。三態(tài)門G3的控制信號(hào)是通過(guò)的控制信號(hào)是通過(guò)TSMUX來(lái)選擇的。在來(lái)選擇的。在C0，AC1(n）控）控制下選擇制下選擇VCC、地、地、OE或者一個(gè)乘積項(xiàng)中的一個(gè)作為三態(tài)門或者一個(gè)乘積項(xiàng)

28、中的一個(gè)作為三態(tài)門G3的控制信號(hào)。的控制信號(hào)。 上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL） 4）反饋多路選擇器（）反饋多路選擇器（FMUX）該多路選擇器在該多路選擇器在AC0，AC1（n）控制下，選擇地、鄰級(jí)）控制下，選擇地、鄰級(jí)OLMC的輸出、本級(jí)的輸出、本級(jí)OLMC的輸出和的輸出和D觸發(fā)器的輸出作為反觸發(fā)器的輸出作為反饋信號(hào)，送回與與陣類作為輸入信號(hào)。饋信號(hào)，送回與與陣類作為輸入信號(hào)。由上述可見(jiàn)，由上述可見(jiàn)，OLMC在相應(yīng)的控制下，具有不同的電路結(jié)構(gòu)。在相應(yīng)的控制下，具有不同的電路結(jié)構(gòu)。因此，因此，GAL器件提供了比目前的器件提供了比目前的PAL器件更大的功能、更方器

29、件更大的功能、更方便的應(yīng)用。便的應(yīng)用。 2結(jié)構(gòu)控制字寄存器結(jié)構(gòu)控制字寄存器上述的上述的AC0，AC1（n）、）、SYN等控制信號(hào)是由結(jié)構(gòu)控制字等控制信號(hào)是由結(jié)構(gòu)控制字來(lái)實(shí)現(xiàn)的。來(lái)實(shí)現(xiàn)的。GAL16V8的結(jié)構(gòu)控制字如的結(jié)構(gòu)控制字如圖圖10-16所示。所示。上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）該控制字共該控制字共82位。位。64位積項(xiàng)控制位位積項(xiàng)控制位PT0PT63，分別控制，分別控制與陣列的與陣列的64行，以屏蔽某些不用的積項(xiàng)；行，以屏蔽某些不用的積項(xiàng)；1位同步位位同步位SYN，確定確定GAL器件是寄存器輸出或是純組合型輸出；器件是寄存器輸出或是純組合型輸出；1位結(jié)構(gòu)

30、控位結(jié)構(gòu)控制位制位AC0，對(duì)于，對(duì)于8個(gè)個(gè)OLMC是公用的；是公用的；8位結(jié)構(gòu)控制位位結(jié)構(gòu)控制位AC1（n），每個(gè)），每個(gè)OLMC是單獨(dú)的；是單獨(dú)的；8位極性控制位位極性控制位XOR（n），），控制異或門的輸出極性。控制異或門的輸出極性。XOR（n）為）為0時(shí)輸出時(shí)輸出O(n)低電平低電平有效，為有效，為1時(shí)輸出高電平有效。對(duì)于時(shí)輸出高電平有效。對(duì)于GAL16V8， n=1219。 3. OLMC的五種輸出組態(tài)的五種輸出組態(tài)在結(jié)構(gòu)控制字的作用下，在結(jié)構(gòu)控制字的作用下，GAL的輸出邏輯宏單元可以有的輸出邏輯宏單元可以有5種種組態(tài)，即組態(tài)，即5種工作方式。只有深刻理解種工作方式。只有深刻理解OLM

31、C的的5種工作方式，種工作方式，才能編制出正確的源程序。正確的源程序經(jīng)過(guò)才能編制出正確的源程序。正確的源程序經(jīng)過(guò)GAL編譯程序編譯程序（例如（例如ABEL軟件）編譯后，才能生成正確的控制字和軟件）編譯后，才能生成正確的控制字和JEDEC文件，才能使文件，才能使GAL的各的各OLMC置成符合要求的電路置成符合要求的電路結(jié)構(gòu)，從而才能完成設(shè)計(jì)任務(wù)。下面以結(jié)構(gòu)，從而才能完成設(shè)計(jì)任務(wù)。下面以GAL16V8為例說(shuō)明為例說(shuō)明5種工作方式。種工作方式。上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）1）專用組合輸入方式。）專用組合輸入方式。SYN、AC0、AC1（n）=101時(shí)，相應(yīng)單元的時(shí)

32、，相應(yīng)單元的OLMC的電的電路結(jié)構(gòu)為專用組合輸入方式。該方式中，路結(jié)構(gòu)為專用組合輸入方式。該方式中，OLMC是組合邏輯是組合邏輯電路。電路。1、11腳和腳和29腳一樣，可作為普通的數(shù)據(jù)輸入使用，腳一樣，可作為普通的數(shù)據(jù)輸入使用，共共10個(gè)；輸出三態(tài)門禁止工作使個(gè)；輸出三態(tài)門禁止工作使I/O端不能作為輸出，只能端不能作為輸出，只能借用鄰級(jí)的反饋開關(guān)作組合電路的反饋輸入使用。由于借用鄰級(jí)的反饋開關(guān)作組合電路的反饋輸入使用。由于GAL16V8的的15、16腳因無(wú)反饋開關(guān)而不能作反饋輸入使腳因無(wú)反饋開關(guān)而不能作反饋輸入使用，即不是用，即不是101方式，它們只能作組合輸出的方式，它們只能作組合輸出的10

33、0方式。方式。 （2）專用組合輸出方式。）專用組合輸出方式。SYN、AC0、AC1（n）=100時(shí)，相應(yīng)單元的時(shí)，相應(yīng)單元的OLMC的電的電路結(jié)構(gòu)為專用組合輸出方式。該方式中，路結(jié)構(gòu)為專用組合輸出方式。該方式中，OLMC是組合邏輯是組合邏輯電路。電路。1、11腳和腳和29腳一樣作為普通的數(shù)據(jù)輸入使用；輸腳一樣作為普通的數(shù)據(jù)輸入使用；輸出三態(tài)門控制信號(hào)接出三態(tài)門控制信號(hào)接VCC，輸出始終允許；相應(yīng)的，輸出始終允許；相應(yīng)的I/O只能只能作純組合輸出，不能作反饋輸入使用，輸出函數(shù)的或項(xiàng)最多作純組合輸出，不能作反饋輸入使用，輸出函數(shù)的或項(xiàng)最多8個(gè)。個(gè)。 上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣

34、列邏輯（GAL）從以上從以上101和和100兩種方式可看出，兩種方式可看出， 一個(gè)一個(gè)GAL芯片的芯片的8個(gè)個(gè)OLMC，即（，即（1219腳）可以都用作純組合輸出（皆為腳）可以都用作純組合輸出（皆為100方式），但方式），但8個(gè)個(gè)OLMC不可以都用作純組合輸入（皆為不可以都用作純組合輸入（皆為101方式），起碼必須有方式），起碼必須有15、16腳是作腳是作100方式輸出端，方式輸出端，也就是說(shuō)，也就是說(shuō)，101方式必須和方式必須和100方式并存時(shí)方式并存時(shí)GAL芯片才有意芯片才有意義。義。 （3）帶反饋的組合型輸出方式。）帶反饋的組合型輸出方式。SYN、AC0、AC1（n）=111時(shí)，相應(yīng)單元

35、的時(shí)，相應(yīng)單元的OLMC的電的電路結(jié)構(gòu)為反饋組合輸出方式。該方式中，路結(jié)構(gòu)為反饋組合輸出方式。該方式中，1、11腳和腳和29腳腳一樣作為普通的數(shù)據(jù)輸入端使用，輸出三態(tài)門控制信號(hào)是第一樣作為普通的數(shù)據(jù)輸入端使用，輸出三態(tài)門控制信號(hào)是第一個(gè)與項(xiàng)，故輸出函數(shù)的或項(xiàng)最多一個(gè)與項(xiàng)，故輸出函數(shù)的或項(xiàng)最多7個(gè)；個(gè)；1318腳的腳的I/O端既可輸出，也可使用本單元的反饋開關(guān)作反饋輸入使用；端既可輸出，也可使用本單元的反饋開關(guān)作反饋輸入使用；12、19腳因無(wú)反饋開關(guān)使用（分別被腳因無(wú)反饋開關(guān)使用（分別被11腳、腳、1腳占用）只腳占用）只能作輸出而不能作反饋輸入。能作輸出而不能作反饋輸入。 上一頁(yè) 下一頁(yè)返回10

36、.3 通用陣列邏輯（通用陣列邏輯（GAL）（4）時(shí)序邏輯中的組合輸出方式。）時(shí)序邏輯中的組合輸出方式。SYN、AC0、AC1（n）=011時(shí)，相應(yīng)單元的時(shí)，相應(yīng)單元的OLMC為時(shí)為時(shí)序邏輯中的組合輸出方式。此方式下，引腳序邏輯中的組合輸出方式。此方式下，引腳1和和11分別為分別為CK和和OE輸入信號(hào)輸入信號(hào); 12、19和和1318腳既可輸出，也可作腳既可輸出，也可作反饋輸入使用，輸出函數(shù)的或項(xiàng)最多反饋輸入使用，輸出函數(shù)的或項(xiàng)最多7個(gè)。但個(gè)。但8個(gè)個(gè)OLMC（1219腳）不允許全是組合電路，至少要有一個(gè)是時(shí)序腳）不允許全是組合電路，至少要有一個(gè)是時(shí)序型輸出，即型輸出，即010方式。因此方式。因

37、此011方式用于既有組合電路又有方式用于既有組合電路又有時(shí)序電路的數(shù)字系統(tǒng)中。時(shí)序電路的數(shù)字系統(tǒng)中。（5）時(shí)序型輸出方式。）時(shí)序型輸出方式。SYN、AC0、AC1（n）=010時(shí)，被組態(tài)的時(shí)，被組態(tài)的OLMC的電路的電路結(jié)構(gòu)為時(shí)序型輸出方式。該方式中，引腳結(jié)構(gòu)為時(shí)序型輸出方式。該方式中，引腳1和和11分別為分別為CK和和OE輸入信號(hào)，輸入信號(hào)，8個(gè)個(gè)OLMC可以都是時(shí)序型輸出的可以都是時(shí)序型輸出的010方式，方式，每個(gè)每個(gè)I/O端既可作輸出也可利用本單元的反饋開關(guān)作反饋輸端既可作輸出也可利用本單元的反饋開關(guān)作反饋輸入，輸出函數(shù)的或項(xiàng)最多入，輸出函數(shù)的或項(xiàng)最多8個(gè)。個(gè)。010方式用于純時(shí)序電路的

38、方式用于純時(shí)序電路的設(shè)計(jì)。設(shè)計(jì)。上一頁(yè) 下一頁(yè)返回10.3 通用陣列邏輯（通用陣列邏輯（GAL）以上分析的以上分析的GAL芯片中芯片中OLMC的工作方式，是編譯軟件根據(jù)的工作方式，是編譯軟件根據(jù)用戶編寫的源程序生成的，無(wú)須用戶寫入。用戶編寫的源程序生成的，無(wú)須用戶寫入。但用戶若想正確地使用但用戶若想正確地使用GAL芯片設(shè)計(jì)數(shù)字系統(tǒng)，必須在掌握芯片設(shè)計(jì)數(shù)字系統(tǒng)，必須在掌握上述知識(shí)基礎(chǔ)上，才能編寫正確的源程序，源程序通過(guò)編譯上述知識(shí)基礎(chǔ)上，才能編寫正確的源程序，源程序通過(guò)編譯后生成正確的熔絲圖文件及代表設(shè)計(jì)要求的后生成正確的熔絲圖文件及代表設(shè)計(jì)要求的JEDEC文件，該文件，該JEDEC文件寫入文件

39、寫入GAL芯片后，才能使芯片后，才能使GAL芯片各部分處于芯片各部分處于正確的工作狀態(tài)，從而完成數(shù)字系統(tǒng)的設(shè)計(jì)。正確的工作狀態(tài)，從而完成數(shù)字系統(tǒng)的設(shè)計(jì)。 上一頁(yè) 返回10.4 PLD器件的應(yīng)用開發(fā)簡(jiǎn)介器件的應(yīng)用開發(fā)簡(jiǎn)介PLD器件的開發(fā)主要由兩部分組成：一是硬件，包括編程器器件的開發(fā)主要由兩部分組成：一是硬件，包括編程器和和PC機(jī)或工作站；二是開發(fā)軟件。機(jī)或工作站；二是開發(fā)軟件。PLD開發(fā)軟件的基本功開發(fā)軟件的基本功能應(yīng)包括編譯、模擬、測(cè)試和驗(yàn)證等功能，多數(shù)的開發(fā)軟件能應(yīng)包括編譯、模擬、測(cè)試和驗(yàn)證等功能，多數(shù)的開發(fā)軟件和硬件編程器都支持和硬件編程器都支持GAL器件的設(shè)計(jì)。目前較為常用的開發(fā)器件的

40、設(shè)計(jì)。目前較為常用的開發(fā)軟件有軟件有FM（Fast Map）和）和ABEL高級(jí)語(yǔ)言軟件。硬件可以高級(jí)語(yǔ)言軟件。硬件可以是是ALL07等編程器。有些等編程器。有些PLD器件也可以使用硬件描述語(yǔ)器件也可以使用硬件描述語(yǔ)言（言（VHDL）來(lái)編寫源程序。）來(lái)編寫源程序。 ABEL軟件是一種功能很強(qiáng)的編譯軟件，適用于軟件是一種功能很強(qiáng)的編譯軟件，適用于ROM、PAL、GAL和和EPLD等器件的開發(fā)設(shè)計(jì)。它把用戶提供的等器件的開發(fā)設(shè)計(jì)。它把用戶提供的GAL描述描述文件（源程序）翻譯成編程器所需的數(shù)據(jù)，即文件（源程序）翻譯成編程器所需的數(shù)據(jù)，即JEDEC格式的文件。格式的文件。GA描述文件通常用描述文件通常用.ABL作后綴，作后綴，JEDEC文件文件用用.JED作后綴。作后綴。下一頁(yè)返回10.4 PLD器件的應(yīng)用開發(fā)簡(jiǎn)介器件的應(yīng)用開發(fā)簡(jiǎn)介JEDEC是電子器件工程聯(lián)合會(huì)（是電子器件工程聯(lián)合會(huì)（Joint Electronic Device Engineering Council）的簡(jiǎn)稱）的簡(jiǎn)稱, 它負(fù)責(zé)管理電它負(fù)責(zé)管理電子器件的工業(yè)標(biāo)準(zhǔn)。在子器件的工業(yè)標(biāo)準(zhǔn)。在PLD方面，它實(shí)際是該聯(lián)合會(huì)批準(zhǔn)的方面，它實(shí)際是該聯(lián)合會(huì)批準(zhǔn)的一種一種PLD數(shù)據(jù)交換格式，是數(shù)據(jù)交換格式，是PLD編譯軟件和編程器之間的一編