數(shù)電ch3-c-new

1、3.5 TTL邏輯門(mén)電路邏輯門(mén)電路3.5.1 BJT的開(kāi)關(guān)特性的開(kāi)關(guān)特性3.5.2 TTL反相器的基本電路反相器的基本電路3.5.3 改進(jìn)型改進(jìn)型TTL門(mén)電路門(mén)電路3.5 TTL邏輯門(mén)邏輯門(mén)3.5.1 BJT的開(kāi)關(guān)特性的開(kāi)關(guān)特性iB 0，iC 0，vO=VCE VCC，c、e極之間近似于開(kāi)路。極之間近似于開(kāi)路。vI=0V時(shí)時(shí):iB iBS ，vO=VCE 0.2V，c、e極之間近似于短路。極之間近似于短路。vI=5V時(shí)時(shí):BJT相當(dāng)于受相當(dāng)于受vI控制的電子開(kāi)關(guān)。控制的電子開(kāi)關(guān)。2. BJT的開(kāi)關(guān)時(shí)間的開(kāi)關(guān)時(shí)間從截止到導(dǎo)通從截止到導(dǎo)通開(kāi)通時(shí)間開(kāi)通時(shí)間ton(=td+tr)從導(dǎo)通到截止從導(dǎo)通到截

2、止關(guān)閉時(shí)間關(guān)閉時(shí)間toff(= ts+tf)BJT飽和與截止兩種狀態(tài)的相飽和與截止兩種狀態(tài)的相互轉(zhuǎn)換需要一定的時(shí)間才能完成?；マD(zhuǎn)換需要一定的時(shí)間才能完成。CL的充、放電過(guò)程均需經(jīng)歷一定的充、放電過(guò)程均需經(jīng)歷一定的時(shí)間，必然會(huì)增加輸出電壓的時(shí)間，必然會(huì)增加輸出電壓 O波波形的上升時(shí)間和下降時(shí)間，導(dǎo)致基形的上升時(shí)間和下降時(shí)間，導(dǎo)致基本的本的BJT反相器的開(kāi)關(guān)速度不高。反相器的開(kāi)關(guān)速度不高。2. BJT的開(kāi)關(guān)時(shí)間的開(kāi)關(guān)時(shí)間若帶電容負(fù)載若帶電容負(fù)載故需設(shè)計(jì)有較快開(kāi)關(guān)速度的實(shí)用型故需設(shè)計(jì)有較快開(kāi)關(guān)速度的實(shí)用型TTL門(mén)電路。門(mén)電路。 輸出級(jí)輸出級(jí)T3、D、T4和和Rc4構(gòu)構(gòu)成推拉式的輸出級(jí)。成推拉式的輸出

3、級(jí)。用于提高開(kāi)關(guān)速度用于提高開(kāi)關(guān)速度和帶負(fù)載能力。和帶負(fù)載能力。中間級(jí)中間級(jí)T2和電阻和電阻Rc2、Re2組成，從組成，從T2的集電結(jié)和發(fā)射的集電結(jié)和發(fā)射極同時(shí)輸出兩個(gè)相極同時(shí)輸出兩個(gè)相位相反的信號(hào)，作位相反的信號(hào)，作為為T(mén) T3 3和和T T4 4輸出級(jí)的輸出級(jí)的驅(qū)動(dòng)信號(hào)；驅(qū)動(dòng)信號(hào)； Rb1 4k W Rc2 1.6k W Rc4 130 W T4 D T2 T1 + vI T3 + vO 負(fù)載 Re2 1K W VCC(5V) 輸入級(jí)輸入級(jí) 中間級(jí)中間級(jí)輸出級(jí)輸出級(jí) 3.5.2 TTL反相器的基本電路反相器的基本電路1. 1. 電路組成電路組成輸入級(jí)輸入級(jí)T1和電阻和電阻Rb1組成。用于提

4、組成。用于提高電路的開(kāi)關(guān)速度高電路的開(kāi)關(guān)速度2. TTL反相器的工作原理（邏輯關(guān)系、性能改善）反相器的工作原理（邏輯關(guān)系、性能改善） （1 1）當(dāng)輸入為低電平（）當(dāng)輸入為低電平（ I I = 0.2 V）T1 深度飽和深度飽和, ,VB1=0.9VV 3.6V 70705DBE4B4O ).(vvvv截止截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止飽和飽和低電平低電平T4D4T3T2T1輸入輸入高電平高電平輸出輸出T2 、 T3截止，截止，T4 、D導(dǎo)通導(dǎo)通要使要使T2 、T3導(dǎo)通則要求，導(dǎo)通則要求，VB1=2.1V（2）當(dāng)輸入為高電平（）當(dāng)輸入為高電平（ I = 3.6 V） T2、T3飽和導(dǎo)通飽和導(dǎo)通 T

5、1:倒置的放大狀態(tài)。倒置的放大狀態(tài)。 T4和和D截止。截止。使輸出為低電平使輸出為低電平.vO=vC3=VCES3=0.2V輸入輸入A輸出輸出L0110邏輯真值表邏輯真值表 邏輯表達(dá)式邏輯表達(dá)式 L = A 飽和飽和截止截止T4低電平低電平截止截止截止截止飽和飽和倒置工作倒置工作高電平高電平高電平高電平導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止飽和飽和低電平低電平輸出輸出D4T3T2T1輸入輸入采用肖特基勢(shì)壘二極管采用肖特基勢(shì)壘二極管SBD 限制限制BJT導(dǎo)通時(shí)的飽和深度。導(dǎo)通時(shí)的飽和深度。SBD導(dǎo)通電壓為導(dǎo)通電壓為0.4V。使使BJT的的c、e間正偏電壓鉗位在間正偏電壓鉗位在0.4V，而不進(jìn)入深度飽和。，而不

6、進(jìn)入深度飽和。3.5.3 改進(jìn)型改進(jìn)型TTL門(mén)電路門(mén)電路- -抗飽和抗飽和TTLTTL門(mén)電路門(mén)電路 1.肖特基肖特基TTL反相器反相器 電路如圖所示。電路如圖所示。2. 其他其他TTL門(mén)電路門(mén)電路 與非門(mén)與非門(mén) 或非門(mén)或非門(mén)3.7.1 正負(fù)邏輯問(wèn)題正負(fù)邏輯問(wèn)題3.7 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題3.7.2 基本邏輯門(mén)的等效符號(hào)及其應(yīng)用基本邏輯門(mén)的等效符號(hào)及其應(yīng)用3.7.1 正負(fù)邏輯問(wèn)題正負(fù)邏輯問(wèn)題1. 1. 正負(fù)邏輯的規(guī)定正負(fù)邏輯的規(guī)定 0 01 1 1 10 0正邏輯正邏輯負(fù)邏輯負(fù)邏輯3.7 邏輯描述中的幾個(gè)問(wèn)題邏輯描述中的幾個(gè)問(wèn)題正邏輯體制正邏輯體制: :將高電平用邏輯將高電平

7、用邏輯1 1表示，低電平用邏輯表示，低電平用邏輯0 0表示表示負(fù)邏輯體制負(fù)邏輯體制: :將高電平用邏輯將高電平用邏輯0 0表示，低電平用邏輯表示，低電平用邏輯1 1表示表示 A B L 1 1 0 1 0 0 0 1 0 0 0 1 _與非門(mén)與非門(mén)A B L 0 0 1 0 1 1 1 0 1 1 1 0 某電路輸入與輸出電平表某電路輸入與輸出電平表A B L L L H L H H H L H H H L 采用正邏輯采用正邏輯_或非門(mén)或非門(mén)采用負(fù)邏輯采用負(fù)邏輯與非與非 或非或非負(fù)邏輯負(fù)邏輯 正邏輯正邏輯2. 正負(fù)邏輯等效正負(fù)邏輯等效變換變換 與與 或或非非 非非3.7.2 基本邏輯門(mén)電路的等

8、效符號(hào)及其應(yīng)用基本邏輯門(mén)電路的等效符號(hào)及其應(yīng)用1、 基本邏輯門(mén)電路的等效符號(hào)基本邏輯門(mén)電路的等效符號(hào)ABL LA B B A 與非門(mén)及其等效符號(hào)與非門(mén)及其等效符號(hào) B A BAL 系統(tǒng)輸入信號(hào)中，有的是高電平有效，有的是低電平有效。系統(tǒng)輸入信號(hào)中，有的是高電平有效，有的是低電平有效。低電平有效，輸入端加小圓圈；高電平有效，輸入端不加低電平有效，輸入端加小圓圈；高電平有效，輸入端不加小圓圈。小圓圈。BA BABAL B A LAB 或非門(mén)及其等效符號(hào)或非門(mén)及其等效符號(hào)BAL B A B A B A ABBAL L=AB BABAL B A B A L=A+B BAABL BABAL B A L

9、D C B A L B A B A L D C 邏輯門(mén)等效符號(hào)的應(yīng)用邏輯門(mén)等效符號(hào)的應(yīng)用利用邏輯門(mén)等效符號(hào)，可實(shí)現(xiàn)對(duì)邏輯電路進(jìn)行變換，利用邏輯門(mén)等效符號(hào)，可實(shí)現(xiàn)對(duì)邏輯電路進(jìn)行變換，以簡(jiǎn)化電路，能減少實(shí)現(xiàn)電路的門(mén)的種類(lèi)。以簡(jiǎn)化電路，能減少實(shí)現(xiàn)電路的門(mén)的種類(lèi)。LA B B A RE Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 D0 D1 D2 D3 D4 D5 D6 D7 IC L EN AL G1 G2 控制電路控制電路0AL當(dāng)1 RE邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效L=0使使EN為低為低電平電平G2可用或門(mén)實(shí)現(xiàn)可用或門(mén)實(shí)現(xiàn) RE L G2 AL AL G2 L RE

10、 AL G2 L RE 如如RE、AL都要求高電平有效，都要求高電平有效，EN高電平有效高電平有效如如RE、AL都要求低電平有效，都要求低電平有效，EN高電平有效高電平有效如如RE、AL都要求高電平有效，都要求高電平有效，EN低電平有效低電平有效3.8 邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.8.1 各種門(mén)電路之間的接口問(wèn)題各種門(mén)電路之間的接口問(wèn)題3.8.2 門(mén)電路帶負(fù)載時(shí)的接口問(wèn)題門(mén)電路帶負(fù)載時(shí)的接口問(wèn)題3.8.3 抗干擾措施抗干擾措施3.8.4 CMOS CMOS小邏輯和寬總線系列小邏輯和寬總線系列2)驅(qū)動(dòng)器件的輸出電壓必須處在負(fù)載器件所要求的輸入電壓范驅(qū)動(dòng)器件的輸

11、出電壓必須處在負(fù)載器件所要求的輸入電壓范圍圍，包括高、低電壓值（屬于電壓兼容性的問(wèn)題）。，包括高、低電壓值（屬于電壓兼容性的問(wèn)題）。在數(shù)字電路或系統(tǒng)的設(shè)計(jì)中，往往將不同電源電壓的在數(shù)字電路或系統(tǒng)的設(shè)計(jì)中，往往將不同電源電壓的CMOS 系列（或系列（或CMOS和和 TTL）兩種器件混合使用，以滿(mǎn)足綜合要兩種器件混合使用，以滿(mǎn)足綜合要求。由于每種器件的電壓和電流參數(shù)各不相同，因而在這兩求。由于每種器件的電壓和電流參數(shù)各不相同，因而在這兩種器件連接時(shí)，要滿(mǎn)足驅(qū)動(dòng)器件和負(fù)載器件的以下條件：種器件連接時(shí)，要滿(mǎn)足驅(qū)動(dòng)器件和負(fù)載器件的以下條件：3)驅(qū)動(dòng)器件必須對(duì)負(fù)載器件提供足夠大的拉電流和驅(qū)動(dòng)器件必須對(duì)負(fù)載

12、器件提供足夠大的拉電流和灌電流灌電流（屬（屬于門(mén)電路的扇出數(shù)問(wèn)題）；于門(mén)電路的扇出數(shù)問(wèn)題）；3.8.1 各種門(mén)電路之間的接口問(wèn)題各種門(mén)電路之間的接口問(wèn)題1)門(mén)電路的輸入或門(mén)電路的輸入或輸出電壓必須處在手冊(cè)規(guī)定的極值之內(nèi)。輸出電壓必須處在手冊(cè)規(guī)定的極值之內(nèi)。（1 1）輸入電壓極值輸入電壓極值VI(max) 和和VI(min) 有些邏輯門(mén)電路允許有些邏輯門(mén)電路允許VI超過(guò)超過(guò)VDD，有些不允許。，有些不允許。74HC系列最大輸入系列最大輸入VI(max) = =VDD + +0.5V，VI被鉗位，不能超過(guò)被鉗位，不能超過(guò)VDD 。74AHC系列系列VI(max) = =7V, ,采用采用VDD =

13、3.3V=3.3V時(shí)時(shí), ,允許允許VI3.3V3.3V。 兩系列兩系列VI(min)均為均為0V0V，考慮保護(hù)二極管作用，考慮保護(hù)二極管作用，VI(min)=-0.5V。1. 各種門(mén)電路輸入或輸出電壓的極值各種門(mén)電路輸入或輸出電壓的極值 VDD vI TP D2 D1 TN 接基本邏輯功能電路TN 74HC 系列輸入電路系列輸入電路 VDD vI TP D2 TN 接基本邏輯功能電路TN 74AHC 系列輸入電路系列輸入電路 （2 2）輸出電壓極值輸出電壓極值VO(max) 和和VO(min) 有些邏輯門(mén)電路允許有些邏輯門(mén)電路允許VO超過(guò)超過(guò)VDD，有些不允許。，有些不允許。 74HC和和A

14、HC系列最大輸出系列最大輸出VO(max) = =VDD + +0.5V，不能超過(guò)，不能超過(guò)VDD 。 74LVC系列系列VO(max) = =6.5V。采用采用VDD = =3.3V時(shí)時(shí), ,允許允許VO3.3V,3.3V,只要只要小于小于6.5V6.5V即可。即可。1. 各種門(mén)電路輸入或輸出電壓的極值各種門(mén)電路輸入或輸出電壓的極值負(fù)載器件所要求的輸入電壓負(fù)載器件所要求的輸入電壓VOH(min)VIH(min)VOL(max)VIL(max)2. 各種門(mén)電路電壓兼容性和電流匹配性問(wèn)題各種門(mén)電路電壓兼容性和電流匹配性問(wèn)題VOH(min)vO VOL (max) vIVIH(min)VIL (m

15、ax ) vO vI 驅(qū)動(dòng)門(mén) G1 負(fù)載門(mén)G2 灌電流灌電流IIL拉電流拉電流IIH對(duì)負(fù)載器件提供足夠大的拉電流和灌電流對(duì)負(fù)載器件提供足夠大的拉電流和灌電流 IOH(max) IIH(total)IOL(max) IIL(total)101n個(gè)個(gè)010n個(gè)個(gè)IOHIIHIILIOL驅(qū)動(dòng)電路必須能為負(fù)載電路提供足夠的驅(qū)動(dòng)電流驅(qū)動(dòng)電路必須能為負(fù)載電路提供足夠的驅(qū)動(dòng)電流 驅(qū)動(dòng)電路驅(qū)動(dòng)電路 負(fù)載電路負(fù)載電路1、）、）VOH(min) VIH(min)2、）、）VOL(max) VIL(max)4、）、）IOL(max) IIL(total)結(jié)論：結(jié)論：驅(qū)動(dòng)電路必須能為負(fù)載電路提供合乎相應(yīng)標(biāo)準(zhǔn)的高、低電

16、平驅(qū)動(dòng)電路必須能為負(fù)載電路提供合乎相應(yīng)標(biāo)準(zhǔn)的高、低電平 IOH(max) IIH(total)3、）、）圖中給出了各個(gè)系列在給定電源電壓下四個(gè)邏輯電平參數(shù)圖中給出了各個(gè)系列在給定電源電壓下四個(gè)邏輯電平參數(shù)5.0V VCC VOH VIH VIL VOL 4.4V 3.5V 1.5V 0.5V 0.0V GND 5V CMOS系系列列 5.0V VCC VOH VIH VIL VOL 2.4V 2.0V 0.8V 0.4V 0.0V GND 5V TTL系系列列 2.5V VCC VOH VIH VIL VOL 2.0V 1.7V 0.7V 0.4V 0.0V GND 2.5V CMOS系系列列

17、 3.3VCC VOH VIH VIL VOL 2.4V 2.0V 0.8V 0.4V 0.0V GND 3.3V LVTTL系系列列 1.8V VCC VOH VIH VIL VOL 1.35V 1.17V 0.63V 0.45V 0.0V GND 1.8V CMOS系系列列 （HC、 AHC等等系系列列） （TTL、HCT、AHCT等等系系列列） （LVC、AUP、 BiCMOS等等系系列列） （LVC、AUC、AVC、 AUP等等系系列列） （與與2.5V CMOS系系列列相相同同） 1.5VCC VOH VIH VIL VOL 1.150.975V 0.525V 0.350.0V GN

18、D 1.5V CMOS系系列列 （與與2.5V CMOS系系列列相相同同） 3、5V CMOS門(mén)驅(qū)動(dòng)門(mén)驅(qū)動(dòng)3.3V CMOS門(mén)門(mén)VOH（min)=4.4V VOL(max) =0.5V3.3V CMOS門(mén)系列門(mén)系列 VIH(min) = 2V VIL(max )= 0.8VIOH（max)= 20 AIIH（max)=5 AVOH(min) VIH(min)VOL(max) VIL(max)帶拉電流負(fù)載帶拉電流負(fù)載輸出、輸入電壓輸出、輸入電壓帶灌帶灌電流負(fù)載電流負(fù)載已知：已知：5V CMOS門(mén)系列門(mén)系列IOL（max)= 20 AIIL（max)= 5 A，IOH(max) IIH(total

19、)IOL(max) IIL(total)當(dāng)負(fù)載門(mén)個(gè)數(shù)當(dāng)負(fù)載門(mén)個(gè)數(shù)n n小于小于44. 3.3V CMOS門(mén)驅(qū)動(dòng)門(mén)驅(qū)動(dòng)5V CMOS門(mén)門(mén)式式2、3、4、都能滿(mǎn)足，但式、都能滿(mǎn)足，但式1 1 VOH(min) VIH(min)不滿(mǎn)足不滿(mǎn)足采用外接上拉電阻采用外接上拉電阻。（ IO ：驅(qū)動(dòng)門(mén)輸出級(jí)截止管的漏電流）：驅(qū)動(dòng)門(mén)輸出級(jí)截止管的漏電流）IHOOHn(IIRVVPDD VOH（min)=2.4V VOL(max) =0.4V5V CMOS門(mén)系列門(mén)系列 VIH(min)=3.5V VIL(max )=1.5VIOH（max)= 0.1mAIIH（max)=5 A已知：已知：3.3V CMOS門(mén)系列

20、門(mén)系列IOL（max)= 0.1mAIIL（max)= 5 A，5. 低電壓低電壓CMOS電路之間的接口電路之間的接口 不同系列邏輯電路之間接口，通常采用專(zhuān)門(mén)的不同系列邏輯電路之間接口，通常采用專(zhuān)門(mén)的邏輯電平邏輯電平轉(zhuǎn)換器轉(zhuǎn)換器，如圖所示。，如圖所示。VDDA和和VDDB分別為兩種系列邏輯電路分別為兩種系列邏輯電路的電源電壓。的電源電壓。VDDA 邏輯電路 A VDDB 邏輯電路 B 電電平平 轉(zhuǎn)轉(zhuǎn)換換器器 1. 門(mén)電路直接驅(qū)動(dòng)顯示器件門(mén)電路直接驅(qū)動(dòng)顯示器件3.8.2 門(mén)電路帶負(fù)載時(shí)的接口電路門(mén)電路帶負(fù)載時(shí)的接口電路LED R vI DFOHIVVR DOLFCCIVVVR 門(mén)電路的輸入為低電

21、平，輸出為高電平時(shí)，門(mén)電路的輸入為低電平，輸出為高電平時(shí)，LED發(fā)光發(fā)光當(dāng)輸入信號(hào)為高電平，輸出為低電平時(shí)當(dāng)輸入信號(hào)為高電平，輸出為低電平時(shí),LED發(fā)光發(fā)光VCC LED R vI 解：解：LED正常發(fā)光需要幾正常發(fā)光需要幾mA的電流，并且導(dǎo)通時(shí)的壓降的電流，并且導(dǎo)通時(shí)的壓降VF為為1.6V。根據(jù)表。根據(jù)表3.3.4查得，當(dāng)查得，當(dāng)VCC=5V時(shí)，時(shí)，VOL=0.1V，IOL(max)=4mA。因此。因此ID取值不能超過(guò)取值不能超過(guò)4mA。限流電阻的最小。限流電阻的最小值為值為825mA4V10615 ).(R例例3.8.2 試用試用74HC04六個(gè)六個(gè)CMOS反相器中的一個(gè)作為接口反相器中的

22、一個(gè)作為接口電路，使門(mén)電路的輸入為高電平時(shí)，電路，使門(mén)電路的輸入為高電平時(shí)，LED導(dǎo)通發(fā)光。導(dǎo)通發(fā)光。2. 2. 機(jī)電性負(fù)載接口機(jī)電性負(fù)載接口繼繼電電器器 限限流流電電阻阻 vI 用各種數(shù)字電路來(lái)控制機(jī)電性系統(tǒng)的功能用各種數(shù)字電路來(lái)控制機(jī)電性系統(tǒng)的功能, ,而機(jī)電系統(tǒng)所需而機(jī)電系統(tǒng)所需的工作電壓和工作電流比較大。要使這些機(jī)電系統(tǒng)正常工作，的工作電壓和工作電流比較大。要使這些機(jī)電系統(tǒng)正常工作，必須必須擴(kuò)大擴(kuò)大驅(qū)動(dòng)電路的輸出電流以提高帶負(fù)載能力，而且必要時(shí)驅(qū)動(dòng)電路的輸出電流以提高帶負(fù)載能力，而且必要時(shí)要實(shí)現(xiàn)要實(shí)現(xiàn)電平轉(zhuǎn)移電平轉(zhuǎn)移。如果負(fù)載所需的電流不特別大，可以將兩個(gè)反相器并聯(lián)如果負(fù)載所需的電流不

23、特別大，可以將兩個(gè)反相器并聯(lián)作為驅(qū)動(dòng)電路，作為驅(qū)動(dòng)電路，并聯(lián)后總的最大負(fù)載電流略小于單個(gè)門(mén)最并聯(lián)后總的最大負(fù)載電流略小于單個(gè)門(mén)最大負(fù)載電流的兩倍。大負(fù)載電流的兩倍。如果負(fù)載所需的電流比較大，則需要在數(shù)字電路的輸出如果負(fù)載所需的電流比較大，則需要在數(shù)字電路的輸出端與負(fù)載之間接入一個(gè)端與負(fù)載之間接入一個(gè)功率驅(qū)動(dòng)器件功率驅(qū)動(dòng)器件。1. 多余輸入端的處理措施多余輸入端的處理措施3.8.3 抗干擾措施抗干擾措施以不改變電路工作狀態(tài)及穩(wěn)定可靠為原則以不改變電路工作狀態(tài)及穩(wěn)定可靠為原則。一是與其他輸入端一是與其他輸入端并接并接，二是直接，二是直接接電源或地接電源或地。與門(mén)、與非。與門(mén)、與非門(mén)輸入端接電源?；?/p>

24、門(mén)、或非門(mén)輸入端接地。門(mén)輸入端接電源。或門(mén)、或非門(mén)輸入端接地。在直流電源和地之間接去耦合濾波電容，濾除干擾信號(hào)。在直流電源和地之間接去耦合濾波電容，濾除干擾信號(hào)。2. 去耦合濾波電容去耦合濾波電容將電源地和信號(hào)地、模擬和數(shù)字地分開(kāi)。印刷版的連線盡量將電源地和信號(hào)地、模擬和數(shù)字地分開(kāi)。印刷版的連線盡量短短,以去除寄生干擾。以去除寄生干擾。3. 接地和安裝工藝接地和安裝工藝傳統(tǒng)封裝的傳統(tǒng)封裝的2輸入與非門(mén)輸入與非門(mén)3.8.4 小邏輯和寬總線系列小邏輯和寬總線系列相比傳統(tǒng)邏輯器件，小邏輯芯片體積更小。它是作為大規(guī)相比傳統(tǒng)邏輯器件，小邏輯芯片體積更小。它是作為大規(guī)?？删幊踢壿嬈骷难a(bǔ)充或接口。用來(lái)修改

25、或完善大規(guī)模集?？删幊踢壿嬈骷难a(bǔ)充或接口。用來(lái)修改或完善大規(guī)模集成芯片之間連線或外圍電路連線。成芯片之間連線或外圍電路連線。小邏輯封裝的小邏輯封裝的2輸入與非門(mén)輸入與非門(mén) 1.小邏輯電路小邏輯電路寬總線是指將多個(gè)相同的單元電路封裝在一起，以減少體寬總線是指將多個(gè)相同的單元電路封裝在一起，以減少體積、改善電路性能，滿(mǎn)足計(jì)算機(jī)、信息傳輸?shù)仍O(shè)備的總線傳積、改善電路性能，滿(mǎn)足計(jì)算機(jī)、信息傳輸?shù)仍O(shè)備的總線傳輸需求。輸需求。 2.寬總線電路寬總線電路使能使能輸入輸入A輸出輸出YLHLLLHH高阻高阻OE74AUC16240內(nèi)部有內(nèi)部有16個(gè)三態(tài)輸出緩沖器，分成個(gè)三態(tài)輸出緩沖器，分成4組，如組，如圖圖(下

26、一頁(yè)下一頁(yè))。使用時(shí)，可連成。使用時(shí)，可連成16位、兩組位、兩組8位或其他形式。位或其他形式。74AUC16240功能表功能表 2.寬總線電路寬總線電路74AUC162403.9 用用VerilogHDL描述描述CMOSCMOS門(mén)電路門(mén)電路 用用VerilogHDL對(duì)對(duì)MOS管構(gòu)成的電路建模，稱(chēng)為管構(gòu)成的電路建模，稱(chēng)為開(kāi)關(guān)級(jí)建模開(kāi)關(guān)級(jí)建模，是最底層的描述。是最底層的描述。 用關(guān)鍵詞用關(guān)鍵詞nmos、pmos定義定義NMOS、PMOS管模型。管模型。rnmos、rpmos定義輸入與輸出端存在電阻的定義輸入與輸出端存在電阻的NMOS、PMOS管模型。管模型。 關(guān)鍵詞關(guān)鍵詞supply1、supply0分別定義了電源線和地線。分別定義了電源線和地線。3.9.1 CMOS門(mén)電路的門(mén)電路的Verilog建模建模1、設(shè)計(jì)舉例、設(shè)計(jì)舉例module NAND2 (L,A,B); /IEEE 13641995 Syntaxinput A,B; /輸入端口聲明輸入端口聲明 output L; /輸出端口聲明輸出端口聲明 supply1 Vdd; supply0 GND; wire W1; /將兩個(gè)將兩個(gè)NMOS管管之間的連接點(diǎn)定義為之間的連接點(diǎn)定義為W1 pmos (L,Vdd,A); /PMOS管的源極與管的源極與Vdd相連相連 pmos (L,Vdd,B); /兩個(gè)兩個(gè)PM