精選題(體系結(jié)構(gòu))

1、例例5.15.1 假設(shè)假設(shè)CacheCache的命中時間為的命中時間為1 1個時鐘周期，失效個時鐘周期，失效開銷為開銷為50 50 個時鐘周期，在混合個時鐘周期，在混合CacheCache中一次中一次loadload或或storestore操作訪問操作訪問CacheCache的命中時間都要增加一個的命中時間都要增加一個時鐘周期時鐘周期( (因為混合因為混合CacheCache只有一個端口，無法同只有一個端口，無法同時滿足兩個請求。按照前一章中有關(guān)流水線的術(shù)時滿足兩個請求。按照前一章中有關(guān)流水線的術(shù)語，混合語，混合CacheCache會導(dǎo)致結(jié)構(gòu)沖突會導(dǎo)致結(jié)構(gòu)沖突) )，根據(jù)表，根據(jù)表5 54 4

2、所所列的失效率，試問指令列的失效率，試問指令CacheCache和數(shù)據(jù)和數(shù)據(jù)CacheCache容量均容量均為為16KB16KB的分離的分離CacheCache和容量為和容量為32KB32KB的混合的混合CacheCache相相5.2 Cache 基本知識解：解： 如前所述，約如前所述，約75%75%的訪存為取指令。因此，的訪存為取指令。因此，分離分離CacheCache的總體失效率為：的總體失效率為： (75%(75%0.64%)0.64%)(25%(25%6.47%)6.47%)2.10%2.10% 根據(jù)表根據(jù)表5 54 4，容量為，容量為32KB32KB的混合的混合CacheCache的

3、失的失效率略低一些，只有效率略低一些，只有1.99%.1.99%.比，哪種比，哪種CacheCache的失效率更低？又假設(shè)采用寫直達(dá)的失效率更低？又假設(shè)采用寫直達(dá)策略，且有一個寫緩沖器，并且忽略寫緩沖器引策略，且有一個寫緩沖器，并且忽略寫緩沖器引起的等待。請問上述兩種情況下平均訪存時間各起的等待。請問上述兩種情況下平均訪存時間各是多少？是多少？5.2 Cache 基本知識平均訪存時間公式可以分為指令訪問和數(shù)據(jù)平均訪存時間公式可以分為指令訪問和數(shù)據(jù)訪問兩部分：訪問兩部分：平均訪存時間平均訪存時間指令所占的百分比指令所占的百分比 ( (指令命中時間指令失效率指令命中時間指令失效率失效開銷失效開銷)

4、 ) 數(shù)據(jù)所占的百分比數(shù)據(jù)所占的百分比 ( (數(shù)據(jù)命中時間數(shù)據(jù)失效率數(shù)據(jù)命中時間數(shù)據(jù)失效率失效開銷失效開銷) )所以，兩種結(jié)構(gòu)的平均訪存時間分別為：所以，兩種結(jié)構(gòu)的平均訪存時間分別為：平均訪存時間平均訪存時間分離分離75%75%(1(10.64%0.64%50)50) 25%25%(1(16.47%6.47%50)50) (75%(75%1.32)1.32)(25%(25%4.325)4.325) 0.9900.9901.0591.0592.052.055.2 Cache 基本知識平均訪存時間平均訪存時間混合混合75%75%(1(11.99%1.99%50)50) 25%25%(1(11 11

5、.99%1.99%50)50) (75%(75%1.995)1.995)(25%(25%2.995)2.995) 1.4961.4960.7490.7492.242.243. 程序執(zhí)行時間 CPUCPU時間時間(CPU(CPU執(zhí)行周期數(shù)存儲器停頓周期數(shù)執(zhí)行周期數(shù)存儲器停頓周期數(shù)) ) 時鐘周期時間時鐘周期時間 其中，其中， 存儲器停頓周期數(shù)存儲器停頓周期數(shù)訪存次數(shù)訪存次數(shù)失效率失效率 失效開銷失效開銷5.2 Cache 基本知識例例5.25.2 我們用一個和我們用一個和Alpha AXPAlpha AXP類似的機(jī)器作為類似的機(jī)器作為第一個例子。假設(shè)第一個例子。假設(shè)CacheCache失效開銷為

6、失效開銷為5050個時鐘個時鐘周期，當(dāng)不考慮存儲器停頓時，所有指令的周期，當(dāng)不考慮存儲器停頓時，所有指令的執(zhí)行時間都是執(zhí)行時間都是2.02.0個時鐘周期，個時鐘周期， CacheCache的失效的失效率為率為2%2%，平均每條指令訪存，平均每條指令訪存1.331.33次。試分析次。試分析CacheCache對性能的影響。對性能的影響?？紤]考慮CacheCache的失效后，性能為：的失效后，性能為：CPU CPU 時間時間有有cachecacheICIC(2.0(2.0(1.33(1.332%2%50)50) 時鐘周期時間時鐘周期時間 ICIC3.333.33時鐘周期時間時鐘周期時間CPU CP

7、U 時間時間ICIC( (CPICPIexeexe ) ) 時鐘周期時間時鐘周期時間存儲器停頓周期數(shù)存儲器停頓周期數(shù)指令數(shù)指令數(shù)解：解：5.2 Cache 基本知識實際實際CPI CPI ：3.333.333.33/2.0 = 1.67(3.33/2.0 = 1.67(倍倍) ) CPU CPU時間也增加為原來的時間也增加為原來的1.671.67倍。但若不采用倍。但若不采用Cache,Cache,則：則： CPICPI2.0+502.0+501.331.3368.568.55.2 Cache 基本知識 考慮兩種不同組織結(jié)構(gòu)的考慮兩種不同組織結(jié)構(gòu)的CacheCache：直接映象：直接映象Cach

8、eCache和兩路組相聯(lián)和兩路組相聯(lián)CacheCache，試問它們對，試問它們對CPUCPU的性的性能有何影響？先求平均訪存時間，然后再計算能有何影響？先求平均訪存時間，然后再計算CPUCPU性能。分析時請用以下假設(shè)：性能。分析時請用以下假設(shè)： 理想理想Cache(Cache(命中率為命中率為100100) )情況下的情況下的CPICPI 為為2.02.0，時鐘周期為，時鐘周期為2ns2ns，平均每條指令，平均每條指令 訪存訪存1.31.3次。次。 兩種兩種CacheCache容量均為容量均為64KB64KB，塊大小都是，塊大小都是3232 字節(jié)。字節(jié)。例例5.35.35.2 Cache 基本

9、知識 圖圖5.105.10說明，在組相聯(lián)說明，在組相聯(lián)CacheCache中，我們必須增中，我們必須增 加一個多路選擇器，用于根據(jù)標(biāo)識匹配結(jié)果加一個多路選擇器，用于根據(jù)標(biāo)識匹配結(jié)果 從相應(yīng)組的塊中選擇所需的數(shù)據(jù)。因為從相應(yīng)組的塊中選擇所需的數(shù)據(jù)。因為CPU CPU 的速度直接與的速度直接與CacheCache命中的速度緊密相關(guān)命中的速度緊密相關(guān), ,所所 以對于組相聯(lián)以對于組相聯(lián)CacheCache，由于多路選擇器的存，由于多路選擇器的存 在而使在而使CPUCPU的時鐘周期增加到原來的的時鐘周期增加到原來的1.101.10倍。倍。 這兩種結(jié)構(gòu)這兩種結(jié)構(gòu)CacheCache的失效開銷都是的失效開

10、銷都是70ns70ns。在。在 實際應(yīng)用中，應(yīng)取整為整數(shù)個時鐘周期。實際應(yīng)用中，應(yīng)取整為整數(shù)個時鐘周期。 命中時間為命中時間為1 1個時鐘周期，個時鐘周期，64KB64KB直接映象直接映象 CacheCache的失效率為的失效率為1.4%1.4%，相同容量的兩路組，相同容量的兩路組 相聯(lián)相聯(lián)CacheCache的失效率為的失效率為1.0%1.0%。5.2 Cache 基本知識由由: :平均訪存時間命中時間失效率平均訪存時間命中時間失效率失效開銷失效開銷得得: :平均訪存時間平均訪存時間1 1路路2.02.0(0.014(0.01470)70)2.98ns2.98ns平均訪存時間平均訪存時間2

11、2路路2.02.01.101.10(0.010(0.01070)70)2.90ns2.90ns由由: :CPU CPU 時間時間ICIC( (CPICPIexeexe每條指令的平均存儲器每條指令的平均存儲器 停頓周期數(shù)停頓周期數(shù)) )時鐘周期時間時鐘周期時間 IC IC ( (CPICPIexeexe時鐘周期時間時鐘周期時間 每條指令的平均存儲器停頓時間每條指令的平均存儲器停頓時間) )解：解：5.2 Cache 基本知識CPUCPU時間時間1 1路路ICIC(2.0(2.02 2(1.3(1.30.0140.01470)70) 5.275.27ICICCPUCPU時間時間2 2路路ICIC(

12、2.0(2.02 21.101.10 (1.3(1.30.0100.01070)70) 5.315.31ICIC得：得：5.315.31ICICCPUCPU時間時間1 1路路 1.011.015.275.27ICICCPUCPU時間時間2 2路路5.2 Cache 基本知識5.2.4 寫策略1. “寫”操作所占的比例 LoadLoad指令：指令：2626 StoreStore指令：指令：9 9 “寫寫”在所有訪存操作中所占的比例：在所有訪存操作中所占的比例： 9 9/(100/(10026269 9)7)7 “ “寫寫”在訪問在訪問CacheCache操作中所占的比例：操作中所占的比例： 9

13、9/(26/(269 9)25)253“寫”訪問有可能導(dǎo)致Cache和主存內(nèi)容的不一致2. “寫”操作必須在確認(rèn)是命中后才可進(jìn)行5.2 Cache 基本知識例例3.53.5 假設(shè)某指令序列中假設(shè)某指令序列中2020的指令是的指令是LoadLoad指令，指令，并且緊跟在并且緊跟在LoadLoad指令之后的半數(shù)指令需要使用到載指令之后的半數(shù)指令需要使用到載入的結(jié)果，如果這種數(shù)據(jù)相關(guān)將產(chǎn)生一個時鐘周期入的結(jié)果，如果這種數(shù)據(jù)相關(guān)將產(chǎn)生一個時鐘周期的延遲。理想流水線（沒有任何延遲，的延遲。理想流水線（沒有任何延遲，CPICPI為為1 1）的）的指令執(zhí)行速度要比這種真實流水線的快多少？指令執(zhí)行速度要比這種

14、真實流水線的快多少？解解：我們可以利用我們可以利用CPICPI作為衡量標(biāo)準(zhǔn)。對于真實的流作為衡量標(biāo)準(zhǔn)。對于真實的流水線而言，由于水線而言，由于LoadLoad指令之后的半數(shù)指令需要暫停，指令之后的半數(shù)指令需要暫停，所以這些被暫停指令的所以這些被暫停指令的CPICPI是是2 2。又知。又知LoadLoad指令占全指令占全部指令的部指令的2020，所以真實流水線的實際，所以真實流水線的實際CPICPI為：為：(0.9(0.91+0.11+0.12)=1.12)=1.1，這表示理想流水線的指令執(zhí)，這表示理想流水線的指令執(zhí)行速度是其執(zhí)行速度的行速度是其執(zhí)行速度的1.11.1倍倍。 3.3 流水線中的相關(guān) 并行查找的實現(xiàn)方法：并行查找的實現(xiàn)方法：5.2 Cache 基本知識舉例：舉例： 路組相聯(lián)并行標(biāo)識比較路組相聯(lián)并行標(biāo)識比較 （比較器的個數(shù)及位數(shù)）（