《EDA技術(shù)及應(yīng)用》實(shí)驗(yàn)書

1、實(shí)驗(yàn)一組合邏輯器件設(shè)計(jì)一 ？實(shí)驗(yàn)?zāi)康?、 通過一個(gè)簡單的3-8譯碼器的設(shè)計(jì),掌握組合邏輯電路的設(shè)計(jì)方法？2、掌握組合邏輯電路的靜態(tài)測試方法？3、初步了解QUARTUS II原理圖輸入設(shè)計(jì)的全過程？二？實(shí)驗(yàn)主要儀器與設(shè)備1、輸入:DIP撥碼開關(guān)3位？2、輸出：LED燈？3、主芯片：EP1K10TC100-3?三？實(shí)驗(yàn)內(nèi)容及原理三-八譯碼器即三輸入，八輸出？輸出與輸入之間的對應(yīng)關(guān)系如表1-1-1所示？表1-1三-八譯碼器真值表輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001

2、00000110100000011110000000四？預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路中組合邏輯電路設(shè)計(jì)的相關(guān)內(nèi)容（編碼器?譯碼器）?五？實(shí)驗(yàn)步驟1?利用原理圖設(shè)計(jì)輸入法畫圖1-1-1?2?選擇芯片 ACEX1K EP1K10TC100?33?編譯？4?時(shí)序仿真？5?管腳分配，并再次編譯？6?實(shí)驗(yàn)連線？7?編程下載,觀察實(shí)驗(yàn)結(jié)果？在輸入端加入使能端后應(yīng)如何設(shè)計(jì)？附:用硬件描述語言完成譯碼器的設(shè)計(jì)：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 ISPORT(A: IN STD_L0GIC_VECT0R(2 DOWNTO 0);Y: O

3、UT STD_LOGIC_VECTOR(7 DOWNTO 0); END T2;ARCHITECTURE A OF T2 ISBEGINWITH A SELECTY <= "00000001" WHEN "000","00000010" WHEN "001","00000100" WHEN "010","00001000" WHEN "011","00010000" WHEN "100",&

4、quot;00100000" WHEN "101","01000000" WHEN "110","10000000" WHEN OTHERS;END A;實(shí)驗(yàn)二組合電路設(shè)計(jì)一 ?實(shí)驗(yàn)?zāi)康?、掌握組合邏輯電路的設(shè)計(jì)方法？2、掌握組合邏輯電路的靜態(tài)測試方法？3、加深FPGA設(shè)計(jì)的過程，并比較原理圖輸入和文本輸入的優(yōu)劣 ？二？實(shí)驗(yàn)主要儀器與設(shè)備1?輸入:按鍵開關(guān)（常高）4個(gè);撥碼開關(guān)2?輸出:LED燈？4、主芯片:EP1K10TC100-3?三？實(shí)驗(yàn)內(nèi)容及原理1、四舍五入判別電路，其輸入為8421BCD碼，要求

5、當(dāng)輸入大于或等于5 時(shí)，判別電路輸出為1,反之為0?原理圖如圖1-2-1?T?原理圖如圖是優(yōu)先級較高的輸入端所對應(yīng)的輸出端為1-2-3所示？砂2QLfTPirryi/ltd t u h ci i. ti u 4 i. a n A_OUTB OUTV1吧0廠：厶PB1； T四 丨KJUTPUT""rMUI1> C_OUTI 1 11':”芒”嚴(yán)年嘗停:I電路的設(shè)計(jì)方法？加法器的設(shè)計(jì)？三人表決器的設(shè)計(jì)等）?五？實(shí)驗(yàn)步驟1?利用原理圖設(shè)計(jì)輸入法畫圖2-1?2?選擇芯片 ACEX1K EP1K10TC100?33?編譯？4?時(shí)序仿真？5?管腳分配，并再次編譯？6?實(shí)驗(yàn)

6、連線？7?編程下載,觀察實(shí)驗(yàn)結(jié)果？同理,完成圖2-2?2-3的設(shè)計(jì)過程？六？實(shí)驗(yàn)連線1、輸入信號D3,D2,D1,D0對應(yīng)的管腳接四個(gè)撥碼開關(guān)；輸出信號OUT對 應(yīng)的管腳接LED燈？2、輸入信號K1,K2,K3,K4對應(yīng)的管腳接四個(gè)按鍵開關(guān)；輸出信號OUT對 應(yīng)的管腳接LED燈？撥動按鍵開關(guān)，當(dāng)按下奇數(shù)個(gè)按鍵時(shí)，燈亮;當(dāng)按下 偶數(shù)個(gè)按鍵時(shí),燈滅？3、輸入信號A?B?C對應(yīng)的管腳連三個(gè)按鍵開關(guān);輸出信號A-OUT,B-OUT,C-OUT對應(yīng)的管腳分別連三個(gè) LED燈？撥動撥碼開關(guān)或者按下按鍵開關(guān)，觀察LED燈,與實(shí)驗(yàn)內(nèi)容是否相符？七？實(shí)驗(yàn)結(jié)果八？思考題寫對于兩種硬件設(shè)計(jì)輸入法的比較？(VHDL)

7、完成3個(gè)實(shí)驗(yàn)項(xiàng)目的設(shè)計(jì)附:用硬件描述語言(1)Library IEEE;Use IEEE.std_logic_1164.all;En tity t2_1 isport(D:I n std_logic_vector(3 dow nto 0);Y:Out std_logic);end t2_1;Architecture struct of t2_1 is beginprocess(D)beginLibrary IEEE;Use IEEE.std_logic_1164.all;En tity t2_2 isport(D:I n std_logic_vector(3 dow nto 0);Y:Out

8、std_logic); end t2_2;Architecture struct of t2_2 is begin process(D) begin case D iswhe n "0000"=>Y<='0：whe n "0001"=>Y<='1：whe n "0011"=>Y<='0：whe n "0010"=>Y<='1：whe n "0110"=>Y<='0：Library IEEE;Use

9、 IEEE.std_logic_1164.all;En tity t2_3 isport(A,B,C:ln std_logic;Y:Out stdo gic_vector(2 dow nto 0); end t2_3;if (D>="0101" and D<="1001") thenY<='1'elsif D<="0101" thenY<='0'elseY<='Z'end if;end process;en d;when "0111"

10、;=>Y<='1'when "0101"=>Y<='0'whe n "0100"=>Y<='1'whe n "1100"=>Y<='0'when "1101"=>Y<='1'when "1111"=>Y<='0'whe n "1110"=>Y<='1'whe n "1010

11、"=>Y<='0'when "1011"=>Y<='1'whe n "1001"=>Y<='0'whe n "1000"=>Y<='1'whe n others=>Y<='Z'end case;end process;en d;Architecture struct of t2_3 is beginprocess(A,B,C)beginif A='1' the nY<

12、;="100"elsif B='1' thenY<="010"elsif C='1' the nY<="001"實(shí)驗(yàn)三else Y<="000" end if;end process;en d;觸發(fā)器功能模擬一 ?實(shí)驗(yàn)?zāi)康?、掌握觸發(fā)器功能的測試方法？2、掌握基本RS觸發(fā)器的組成及工作原理？3、掌握集成JK觸發(fā)器和邏輯功能及觸發(fā)方式？4、掌握幾種主要觸發(fā)器之間相互轉(zhuǎn)換的方法 ？5、通過實(shí)驗(yàn)，體會FPGA芯片的高集成度和多I/O 口？二？實(shí)驗(yàn)主要儀器與設(shè)備1?輸入:按

13、鍵開關(guān)（常高）;撥碼開關(guān);時(shí)鐘源？2?輸出:LED燈？5、主芯片:EP1K10TC100-3?三？實(shí)驗(yàn)內(nèi)容及原理3?編譯？4?時(shí)序仿真？5?管腳分配，并再次編譯？6?實(shí)驗(yàn)連線？7?編程下載,觀察實(shí)驗(yàn)結(jié)果？六？實(shí)驗(yàn)連線輸入信號Sd,Rd對應(yīng)的管腳接按鍵開關(guān)，CLK接時(shí)鐘源（頻率0.5Hz）:輸 入信號J,K,D,R,S對應(yīng)的管腳分別接撥碼開關(guān)；輸出信號QRS,NQRS,QRSC,NQRSC,QJK,NQJK,QD,NQD 對應(yīng)管腳分別接 LED 燈?另外準(zhǔn)備幾根連接線，在改變?yōu)門 “觸發(fā)”器時(shí)，短接相應(yīng)管腳，或連接“0”“電平?七?實(shí)驗(yàn)結(jié)果填下述表一一，表二,表三，表四？表一 RS寄存器RdSd

14、Q說明01101100表二 RS鎖存器RSCLKRdSdQ說明XXX10XXX01XXX00XX011RSCLKRdSdQn說00111011111011111111表三JK觸發(fā)器JKCLKRdSdQ說明XXX01XXX10XXX00XX011XX111JKCLKRdSdQnQn*說明00110111101111f11表四D觸發(fā)器DCLKRdSdQ說明XX01XX10XX00X011X111DCLKRdSdQNQX11111八？思考題分別將JK觸發(fā)器和D觸發(fā)器接成T觸發(fā)器,模擬其工作狀態(tài)，并畫出其 波形？實(shí)驗(yàn)四掃描顯示電路設(shè)計(jì)一 ?實(shí)驗(yàn)?zāi)康牧私饨虒W(xué)系統(tǒng)中8位七段數(shù)碼管顯示模塊的工作原理，設(shè)計(jì)標(biāo)

15、準(zhǔn)掃描驅(qū) 動電路模塊，以備后面實(shí)驗(yàn)調(diào)用？二？實(shí)驗(yàn)主要儀器與設(shè)備1?輸入:時(shí)鐘源，四位撥碼開關(guān)？2?輸出:八位七段數(shù)碼顯示管？3？主芯片：EP1K10TC100-3？三？實(shí)驗(yàn)內(nèi)容及原理四位撥碼開關(guān)提供8421BCD碼，經(jīng)譯碼電路后成為7段數(shù)碼管的字形顯 示驅(qū)動信號？(AG )掃描電路通過可調(diào)時(shí)鐘輸出片選地址SEL2.0？由SEL2.0和A.G決定了 8位中的哪一位顯示和顯示什么字形 ?SEL2.0變化 的快慢決定了掃描頻率的快慢？1?用撥碼開關(guān)產(chǎn)生8421BCD碼，用FPGA產(chǎn)生字形編碼電路和掃描驅(qū)動 電路,然后進(jìn)行仿真，觀察波形，正確后進(jìn)行設(shè)計(jì)實(shí)現(xiàn)，適配化分？調(diào)節(jié)時(shí)鐘頻率, 感受“掃描”的過程

16、，并觀察字符亮度和顯示刷新的效果？參考電路(時(shí)鐘頻率40HZ,如圖 4-1)加1創(chuàng)LWry SEL1AQCQA oeDXENT00ENPRCOCLRNCLKB COCKIER圖4-12?編一個(gè)簡單的從 0F輪換顯示十六進(jìn)制的電路？參考電路（時(shí)鐘頻率 <2HZ,如圖 4-2)74161RESETCLK-日QA:cQB-DQCENTQDENPRCO4cCLRNCLKLDNCOUNTERSELPSEL1SEL_2SEL3> SbLO> SEL1SELDODELED710I辛葉葉j 打葉ITT*UTPUT 暑 U7PUT 可U7PT IE圖 4-2四?預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字

17、電路中計(jì)數(shù)器的實(shí)現(xiàn)方法 ,74161的構(gòu)成及功 能，七段顯示譯碼器的實(shí)現(xiàn)，以及VHDL編程等相關(guān)內(nèi)容？ 五?實(shí)驗(yàn)步驟1?利用VHDL文本輸入法設(shè)計(jì)DELED模塊，并生成元件符號？ 2?利用原理圖設(shè)計(jì)輸入法畫圖 4-1?3?選擇芯片 ACEX1K EP1K10TC100?34?編譯?5?仿真? 6?管腳分配,并再次編譯 ? 7?實(shí)驗(yàn)連線?8?編程下載,觀察實(shí)驗(yàn)結(jié)果 ? 同理,完成圖4-2的設(shè)計(jì)過程?六?實(shí)驗(yàn)連線輸入信號 :D3,D2,D1,D0 所對應(yīng)的管腳同四位撥碼開關(guān)相連 ;清零信號 RESET 所對應(yīng)的管腳同按鍵開關(guān)相連 ;時(shí)鐘 CLK 所對應(yīng)的管腳同實(shí)驗(yàn)箱上 的時(shí)鐘源相連 ;輸出信號 :

18、代表掃描片選地址信號 SEL2,SEL1,SEL0 的管腳同四位掃描 驅(qū)動地址的低 3位相連,最高位地址接“ 0”（也可懸空）;代表 7段字碼驅(qū)動信 號A,B,C,D,E,F,G的管腳分別同掃描數(shù)碼管的段輸入 a,b,c,d,e,f,g相連？觀察數(shù)碼管所顯示的數(shù)字與輸入之間的關(guān)系 ?七?實(shí)驗(yàn)結(jié)果 八?思考題1、字形編碼的種類 ,即一個(gè) 7 段數(shù)碼管可產(chǎn)生多少種字符 ,產(chǎn)生所有字符需多少根被譯碼信號線？2、字符顯示亮度同掃描頻率的關(guān)系，且讓人眼感覺不出光爍現(xiàn)象的最低"1001111" whe n "0011", "1100110" wh

19、e n "0100", "1101101" whe n "0101", "1111101" whe n "0110", "0000111" whe n "0111", "1111111" whe n "1000", "1101111" whe n "1001", "1110111" whe n "1010", "1111100&

20、quot; whe n "1011", "0111001" whe n "1100", "1011110" whe n "1101", "1111001" whe n "1110", "1110001" whe n "1111", "0000000" when others; END a;掃描頻率是多少？附:模塊DELED的源代碼：LIBRARY ieee;USE ieee.std_logic_1

21、164.ALL;ENTITY deled ISPORT(a: IN STD_LOGIC_VECTOR(3 DOWNTO 0);y: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END deled;ARCHITECTURE a OF deled ISBEGINwith a selecty <= "0111111" when "0000","0000110" whe n "0001","1011011" whe n "0010",實(shí)驗(yàn)五 計(jì)數(shù)器及時(shí)序電

22、路設(shè)計(jì)（一）一 ?實(shí)驗(yàn)?zāi)康?、掌握時(shí)序電路的經(jīng)典設(shè)計(jì)方法（D觸發(fā)器和JK觸發(fā)器和一般邏輯門組 成的時(shí)序邏輯電路）?2、掌握通用同步計(jì)數(shù)器，異步計(jì)數(shù)器的設(shè)計(jì)方法？3、了解用同步計(jì)數(shù)器通過清零法和置數(shù)法得到循環(huán)任意進(jìn)制計(jì)數(shù)器的 方法？二？實(shí)驗(yàn)主要儀器與設(shè)備1?輸入:時(shí)鐘源？2?輸出：四位七段數(shù)碼顯示管？3?主芯片:EP1K10TC100-3?三？實(shí)驗(yàn)內(nèi)容及原理1?用D觸發(fā)器設(shè)計(jì)異步四位二進(jìn)制加法計(jì)數(shù)器 ？原理圖如圖5-1所示?6?管腳分配，并再次編譯？兀55歸if7?實(shí)驗(yàn)連線?8?編程下載,觀察實(shí)驗(yàn)結(jié)果？同理,完成圖5-2?5-3的設(shè)計(jì)過程？六？實(shí)驗(yàn)連線輸入信號：清零信號 RESET所對應(yīng)的管腳同

23、按鍵開關(guān)相連 ；計(jì)數(shù)時(shí)鐘 CLK?掃描時(shí)鐘CKDSP所對應(yīng)的管腳同實(shí)驗(yàn)箱上的時(shí)鐘源相連（計(jì)數(shù)時(shí)鐘頻 率 CKCNTV4Hz,掃描時(shí)鐘頻率 CKDSP>40Hz）;輸出信號：代表掃描片選地址信號 SEL2,SEL1,SEL0的管腳同四位掃描驅(qū)動地址的低3位相連,最高位地址接“ 0”（也可懸空）;代表7段字碼驅(qū)動信號A,B,C,D,E,F,G的管腳分別同掃描數(shù)碼管的段輸入 a,b,c,d,e,f,g相連？七?實(shí)驗(yàn)結(jié)果八?思考題在 FPGA 設(shè)計(jì)中,同步設(shè)計(jì)和異步設(shè)計(jì)有何不同 ?附:模塊sh8_4的源代碼LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTI

24、TY sh8_4 ISPORT(sel: IN STD_LOGIC;da: IN STD_LOGIC_VECTOR(7 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sh8_4;ARCHITECTURE a OF sh8_4 ISBEGINProcessbeginIf sel= '0'Then q<=da(3 DOWNTO 0);Else q<=da(7 DOWNTO 4);End if;End process;END a;實(shí)驗(yàn)六 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) (二)一?實(shí)驗(yàn)?zāi)康?1?理解時(shí)序電路和同步計(jì)數(shù)器加譯碼電路

25、的聯(lián)系 ,設(shè)計(jì)任意編碼計(jì)數(shù)器 ? 2?了解同步芯片和異步芯片的區(qū)別 ?二?實(shí)驗(yàn)主要儀器與設(shè)備1?輸入:時(shí)鐘源?2?輸出:四位七段數(shù)碼顯示管 ?3?主芯片：EP1K10TC100-3?三?實(shí)驗(yàn)內(nèi)容及原理用74LS161清零和置數(shù)法組成六進(jìn)制和十二進(jìn)制計(jì)數(shù)器？原理圖如圖6-1所示？計(jì)數(shù)時(shí)鐘頻率CKCNTV0.5HZ,掃描時(shí)鐘頻率CKDSP>40HZ;清零法分別完成04?0B的順序計(jì)數(shù)；置位法分別完成39?3F的順序計(jì)數(shù)；用八位 數(shù)碼管顯示四個(gè)計(jì)數(shù)狀態(tài)？：LEW:AQima"7d618 jfcg !ILWRZ3并生成相應(yīng)的元件符號K刖FOHNBi即強(qiáng)六CLK:tLCNAE>ca

26、cg測asEWRmORM'OKCQiJNLR驅(qū)動地址的低uhAECOB0ac即WReaosnOK廠號1?寫出實(shí)驗(yàn)步驟和實(shí)驗(yàn)結(jié)果2?用 74161 實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器的方法 ? 3?狀態(tài)機(jī)的 VHDL 實(shí)現(xiàn)代碼 ?4?體會同步設(shè)計(jì)和異步設(shè)計(jì)的不同之處 ?附 :各模塊的 VHDL 代碼LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY hb1 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb1;ARCHITECTURE a OF hb1 ISBEGINpro

27、cessbeginIf d>"0100" Then out1<='0'Else out1<='1'End if;end process;END a;LIBRARY ieee;ENTITY hb2 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0) out1:OUT STD_LOGIC );END hb2;ARCHITECTURE a OF hb2 ISBEGINprocessbeginThen out1<='0'If d>"1001" or d&l

28、t;"0011"Else out1<='1'End if;end process;END a;LIBRARY ieee;ENTITY hb3 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb3;ARCHITECTURE a OF hb3 ISBEGINprocessbeginIf d>"1011" Then out1<='0'Else out1<='1'End if;end process;EN

29、D a;LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY hb4 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb4;ARCHITECTURE a OF hb4 ISBEGINprocessbeginIf d="1111" or d<"0011" Then out1<='0'Else out1<='1'End if;end process;END a;LIBRARY ie

30、ee;USE ieee.std_logic_1164.ALL;ENTITY sel4 ISPORT(d1,d2,d3,d4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sel4;ARCHITECTURE a OF sel4 ISBEGINprocessbeginCASE sel ISWHEN "000" =>q<=d1;WHEN "001" =>q<=d1;WH

31、EN "010" =>q<=d2;WHEN "011" =>q<=d2;WHEN "100" =>q<=d3;WHEN "101" =>q<=d3;WHEN "110" =>q<=d4;WHEN "111" =>q<=d4;WHEN others=>NULL;END CASE;end process;END a;實(shí)驗(yàn)七 數(shù)字鐘實(shí)驗(yàn) 一?實(shí)驗(yàn)?zāi)康?、掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法 ?2、掌握十進(jìn)制 ?六

32、十進(jìn)制 ?二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法 ?3、繼續(xù)鞏固多位共陰極掃描顯示數(shù)碼管的驅(qū)動及編碼?4、了解和掌握分頻電路實(shí)現(xiàn)的方法 ?5、掌握揚(yáng)聲器的驅(qū)動 ?6、LED 燈的花樣顯示 ?7、掌握 FPGA 技術(shù)的層次化設(shè)計(jì)方法 ?二?實(shí)驗(yàn)主要儀器與設(shè)備1?輸入:三個(gè)按鍵開關(guān) （清零,調(diào)小時(shí) ,調(diào)分鐘 ）?2?輸出:8個(gè) LED 燈;揚(yáng)聲器;8位七段掃描共陰極數(shù)碼顯示管 ?3?主芯片 :EP1K10TC100-3?三?實(shí)驗(yàn)內(nèi)容及原理在同一塊 FPGA 芯片 EP1K10TC100-3 上集成了如下電路模塊 :1?時(shí)鐘計(jì)數(shù)：秒 60進(jìn)制BCD碼計(jì)數(shù);分 60進(jìn)制BCD碼計(jì)數(shù)； 時(shí)一一24進(jìn)制BCD碼計(jì)數(shù);

33、同時(shí)整個(gè)計(jì)數(shù)器有清零,調(diào)分，調(diào)時(shí)功能？在接近整點(diǎn)時(shí)能提供報(bào)時(shí)信號 ?2?有驅(qū)動8位七段共陰極掃描數(shù)碼管的片選驅(qū)動信號輸出和七段字行譯碼輸出？編碼和掃描可參照“實(shí)驗(yàn)四”？3?揚(yáng)聲器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動信號產(chǎn)生？4?LED燈按個(gè)人要求在整點(diǎn)時(shí)有花樣顯示信號產(chǎn)生 ？四？預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路中計(jì)數(shù)器？分頻電路？數(shù)碼驅(qū)動，以及硬件VHDL編程等相關(guān)內(nèi)容？五？實(shí)驗(yàn)步驟1 ?利 用 VHDL 文本輸入 法設(shè)計(jì)second？minute？hour？alert？seltime？ DELED模塊，并生成相應(yīng)的元件符號？2?利用原理圖設(shè)計(jì)輸入法畫圖7-1?3?選擇芯片 ACEX1K EP1K10TC1

34、00?34?編譯？5?仿真？6?管腳分配，并再次編譯？7?實(shí)驗(yàn)連線？8?編程下載,觀察實(shí)驗(yàn)結(jié)果？圖 7-1原理圖如圖 7-1,各模塊分別為 :各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊 ;掃描分 時(shí)顯示,譯碼,分頻模塊 ;彩燈,揚(yáng)聲器編碼模塊 ?各模塊都是由 VHDL 語言編寫 ?六?實(shí)驗(yàn)連線輸入接口 :1、代表清零 ,調(diào)時(shí),調(diào)分信號 RESET,SETHOUR,SETMIN 的管腳分別連接 按鍵開關(guān) ?2、代表計(jì)數(shù)時(shí)鐘信號 CLK 和掃描時(shí)鐘信號 CKDSP 的管腳分別同 1HZ 時(shí)鐘源和32HZ（或更高）時(shí)鐘源相連？輸出接口 :1、代表掃描顯示的驅(qū)動信號管腳 SEL2,SEL1,SEL0和A.G參照實(shí)驗(yàn)

35、四 與數(shù)碼管的信號連接點(diǎn)連接 ;2、代表揚(yáng)聲器的驅(qū)動信號的管腳 SPEAK 同揚(yáng)聲器驅(qū)動接口 SPEAKER 相連;3、代表花樣LED燈顯示的信號管腳LAMP0-LAMP2 同3個(gè)LED燈相 連?七?實(shí)驗(yàn)結(jié)果實(shí)驗(yàn)八 A/D 轉(zhuǎn)換實(shí)驗(yàn)一?實(shí)驗(yàn)?zāi)康?、了解ADC080啲工作原理？2、了解用掃描方式驅(qū)動七段碼管顯示的工作原理 ?3、了解時(shí)序電路FPGA勺實(shí)現(xiàn)？4、學(xué)習(xí)用VHDL語言來描述時(shí)序電路的過程？?實(shí)驗(yàn)主要儀器與設(shè)備1?可變時(shí)鐘源？2?七段碼顯示？3?A/D轉(zhuǎn)換芯片ADC08094?主芯片 EP1K10TC100-35、三個(gè)撥動開關(guān)，進(jìn)行地址選擇？三？實(shí)驗(yàn)原理該實(shí)驗(yàn)是利用FPGA空制ADC08

36、0啲時(shí)序,進(jìn)行AD轉(zhuǎn)換,然后將ADC0809 轉(zhuǎn)換后的數(shù)據(jù)以十六進(jìn)制的數(shù)據(jù)顯示出來 ？IH3-1IS-IMJH4-2-INIHH5-s-IMA423-AJO Ai24-1K SSMH -fta-ACC 亡EOC-7222*5 -a21-2B1HSaOVfKlT ENABLE-i恥CLOCM-1015-2'51118恤十;一12176>C-15一伽(巧r7-i*ADC0809是 8位8通道的逐次比較式 AD 轉(zhuǎn)換芯片？該芯片管腳如右圖所示？芯片引 腳及其說明如下：D0-D7(2-8-2-1):8位雙先三態(tài)數(shù)據(jù)線？ADD?ADDBADDC通道選擇地址?OUTPUT ENABLE)：出

37、允許控制9 ?Clock:ADC轉(zhuǎn)換時(shí)鐘？Vref+ ?Vref-:正負(fù)參考電壓？IN0-IN7:8個(gè)模擬信號輸入通道？START:AD專換啟動信號？EOC:AD專換結(jié)束信號？ALE:通道地址鎖存信號？ADC080啲工作時(shí)序如下圖所示？其詳細(xì)工作過程可查閱其他資料？ 本實(shí)驗(yàn)FPGA實(shí)現(xiàn)時(shí)必須嚴(yán)格遵守ADC080啲工作時(shí)序,在編寫其驅(qū)動代碼時(shí)尤其要注意？ADC080啲時(shí)鐘信號從FPGA獲取,FPGA的時(shí)鐘在500KHz至800KHz都可以選擇？現(xiàn)具體介紹代碼編寫思想：首先將要轉(zhuǎn)換的ADC0809勺地址輸出，然后產(chǎn)生ALE信號的,在該信號的上升沿,地址被打入ADC0809的地址鎖存器,這樣就選中了

38、對應(yīng)的通道？地址產(chǎn)生結(jié)束后,便可產(chǎn)生START言號,使ADC080刖始進(jìn)行AD轉(zhuǎn)換,需要注意的 是,在ADC0809轉(zhuǎn)換期間,輸入的模擬信號必須穩(wěn)定,否則可能出現(xiàn)比較大的 誤差？在地址鎖存并且啟動轉(zhuǎn)換后,EOC便會呈現(xiàn)低電平，知道AD轉(zhuǎn)換結(jié)束， 所以FPGA在EOC從低電平變成高電平之前,不能讀取ADC的轉(zhuǎn)換數(shù)據(jù)？在EOC 變成高電平之后,FPGA便可將OUTPUT INPU信號拉高,這樣ADC轉(zhuǎn)換的數(shù)據(jù) 就會呈現(xiàn)在數(shù)據(jù)線上,FPGA讀入該數(shù)據(jù)后,在8位七段碼管上顯示出來,這就 是整個(gè)實(shí)驗(yàn)過程的工作流程？-TLruLrLrLnrLrLrLrLTLLLDLKIfART«umiTi &#

39、39;J卜-5、根據(jù)自己綁定的管腳，在實(shí)驗(yàn)箱上對ADC080?顯示七段碼和FPGA間進(jìn)行正確連線？6、對選定的通道輸入一個(gè)模擬量，給目標(biāo)板下載代碼，調(diào)節(jié)電位器改變輸入的模擬量，觀看實(shí)驗(yàn)結(jié)果？六？實(shí)驗(yàn)連線如果是調(diào)用的本書提供的 VHDL弋碼，則實(shí)驗(yàn)連線如下：Clk:時(shí)鐘輸入信號，500KHz至800KHz之間均可？EOC輸出信號,接ADC0809勺EOC言號？Din:數(shù)據(jù)輸入,接ADC0809勺數(shù)據(jù)總線D0-D7;Start:輸出信號，接ADC0809勺START言號?Ale:地址鎖存,接ADC0809勺ALE信號？OE:輸出允許,接 ADC0809勺 OUTPUT ENABLE#?Sa ?Sb

40、?Sc:七段顯示選通信號,接七段碼顯示SELC?SEL1和SEL2?A?B?C?D?E?F?G:分別連接至七段碼顯示的 a?b?c?d?e?f ?g?ADC080啲地址選擇信號A?B和C分別到三個(gè)撥擋開關(guān)？ 通過A?B?C選取輸入通道CH0CH其中的相應(yīng)通道輸入一個(gè)可變模擬量?七?實(shí)驗(yàn)結(jié)果八?思考題1?對于外部模擬信號 Vtest 范圍超出 05V 勺情況下 ,應(yīng)如何修改設(shè)計(jì)和顯示模塊?2?為什么引入 CLK 信號?用與不用 CLK 信號對顯示可能產(chǎn)生什么影響 ?附 vhdl 代碼:library ieee;use ieee.std_logic_1164.all;use ieee.std_lo

41、gic_arith.all;use ieee.std_logic_unsigned.all;entity adc isport( clk,eoc : in std_logic; -Clock Signal din : in std_logic_vector(7 downto 0); -data bus clock,start : out std_logic;-clock of adc0809ale: out std_logic;-ale signal of adc0809oe: buffer std_logic;-out enable signala,b,c,d,e,f,g : out std

42、_logic;-7 segment driversa,sb,sc : out std_logic);-Display Selectend adc;architecture behave of adc issignal dcount : std_logic_vector(2 downto 0); signal adh,adl : std_logic_vector(6 downto 0); signal display : std_logic_vector(6 downto 0); signal adcount : std_logic_vector(19 downto 0); signal din

43、_h,din_l : std_logic_vector(3 downto 0); signal disp_flag : std_logic;beginprocess(clk)beginclock<=clk;end process;process(clk) -accumulate adcountbeginif(clk'event and clk='1') then adcount<=adcount+1;end if;end process;process(clk) -start ad0809 convertbeginif(clk'event and c

44、lk='1') thenif(adcount=0) thenale<='1'start<='0'elsif(adcount=1) then ale<='1'start<='1'elsif(adcount=2) then ale<='0'start<='1'elseale<='0'start<='0'end if;end if;end process;process(clk) -out enable signalbeginif(clk'event and clk='1') then if(adcount=1000000 and eoc='1') then oe<='1'elseoe<='0'end if;end if;end process;process(clk) -rd the adc databeginif(clk'event and clk='1') thenif(oe='1') thendin_h<=din(7 downto 4);din_