實驗一一位二進(jìn)制全加器設(shè)計實驗

1、南昌大學(xué)實驗報告學(xué)生姓名： 學(xué) 號： 專業(yè)班級：中興 101實驗類型： 驗證 口綜合 設(shè)計 口創(chuàng)新 實驗日期：2012 9 28實驗成績： 實驗一 一位二進(jìn)制全加器設(shè)計實驗一.實驗?zāi)康?1) 掌握Quartus II的VHDL文本設(shè)計和原理圖輸入方法設(shè)計全過程；(2) 熟悉簡單組合電路的設(shè)計，掌握系統(tǒng)仿真，學(xué)會分析硬件測試結(jié)果；(3) 熟悉設(shè)備和軟件，掌握實驗操作。二.實驗內(nèi)容與要求(1) 在利用VHDL編輯程序?qū)崿F(xiàn)半加器和或門，再利用原理圖連接半加器和或門完成全 加器的設(shè)計，熟悉層次設(shè)計概念；(2) 給出此項設(shè)計的仿真波形；(3) 參照實驗板1K100的引腳號，選定和鎖定引腳，編程下載，進(jìn)行

2、硬件測試。三設(shè)計思路一個1位全加器可以用兩個 1位半加器及一個或門連接而成。而一個1位半加器可由基本門電路組成。(1) 半加器設(shè)計原理能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器?；颍褐豢紤]兩個一位二進(jìn)制數(shù)的相加，而不考慮來自低位進(jìn)位數(shù)的運(yùn)算電路，稱為半加器。圖1為半加器原理圖。其中：a、b分別為被加數(shù)與加數(shù)，作為電路的輸入端；so為兩數(shù)相加產(chǎn)生的本位和，它和兩數(shù)相加產(chǎn)生的向高位的進(jìn)位co 一起作為電路的輸出。半加器的真值表為表1半加器真值表absoco0000011010101101由真值表可分別寫出和數(shù)so,進(jìn)位數(shù)co的邏輯函數(shù)表達(dá)式為:soa ba ba bcoab圖1

3、半加器原理圖(1)(2)(2) 全加器設(shè)計原理除本位兩個數(shù)相加外，還要加上從低位來的進(jìn)位數(shù)，稱為全加器。圖2全加器原理圖。全加器的真值表如下:表2全加器真值表cabcoso0000000101010010111010001101101101011111其中a為加數(shù)，b為加數(shù),c為低位向本位的進(jìn)位，co為本位向高位的進(jìn)位，so為本位和。圖2.全加器原理圖四實現(xiàn)方法一：原理圖輸入法設(shè)計（自己獨(dú)立完成）1. 建立文件夾建立自己的文件夾（目錄），女口 c:myeda，進(jìn)入 Windows操作系統(tǒng) Quartusll不能識別中文，文件及文件夾名不能用中文。2. 原理圖設(shè)計輸入打開 Quartus II

4、,選菜單 File 宀New ,選擇 “Device Design File ->Block Diagram- >Schematic File ”項。點(diǎn)擊"OK ,在主界面中將打開“Block Editor ” 窗口。（1）放置元件在原理圖編輯窗中的任何一個空白處雙擊鼠標(biāo)左鍵或單擊右鍵，跳出一個選擇窗，選擇此窗中的Enter Symbol項輸入元件，出現(xiàn)元件選擇窗口。元件選擇窗口窗口中 Symbol Libraries:的路徑c: Quartus2max2libprim 下為基本邏輯元件庫，雙擊之，在Symbol Files:下出現(xiàn)prim中的所有元件，選中你需要的元件（

5、如: 二與門，即and2）;或者在Symbol Name:中直接輸入元件名稱（and2），單擊OK鍵。你需要 的元件（and2）會出現(xiàn)在原理圖編輯窗中。為了設(shè)計半加器，分別調(diào)入元件an d2、not、xnor、in put和output 。如果安放相同元件，只要按住CTRL鍵，同時用鼠標(biāo)拖動該元件。（2）添加連線把鼠標(biāo)移到引腳附近，則鼠標(biāo)光標(biāo)自動由箭頭變位十字 ，按住鼠標(biāo)左鍵拖動，即可畫出連 線。然后用鼠標(biāo)分別在in put和output的PIN-NAME上雙擊使其變黑色， 再用鍵盤分別輸入 各引腳名：ain、bin、co和so。（3）.保存原理圖單擊File tSave as按扭，出現(xiàn)對話框

6、，選擇自己的目錄（如 c:myeda ）、合適名稱保 存剛才輸入的原理圖，原理圖的擴(kuò)展名為.bdf，本實驗取名。如圖3所示。圖3 一位半加器圖（4）設(shè)置工程文件（Project ）方法1 選擇File Project Set Project to Current File，即將當(dāng)前的設(shè)計文件設(shè)置成工程。方法2如果設(shè)計文件未打開，選File Project Name然后在跳出的 Project Name窗中找到c:myeda目錄，在其File小窗口中雙擊文件。選擇此項后可以看到窗口左上角顯示出所設(shè)文件路徑的變化。3. 選擇目標(biāo)器件單擊Assign宀Device，跳出Device窗口，此窗口的 D

7、evice Family是器件序列欄，首 先在此欄中選定目標(biāo)器件對應(yīng)的序列名，如EPM7128S對應(yīng)的是MAX7000S系列；EPF10K10對應(yīng)的是 FLEX10K系列等。根據(jù)實際情況完成器件選擇后（本實驗為Cyclo ne|系列的EP2C35F672C8,按 0K鍵。應(yīng)將此欄下方標(biāo)有 Show only Fastest Speed Grades 的勾消去，以便顯示出所有 速度級別的器件。4. 編譯（Compiler ）單擊QuartusII宀Compiler，跳出Compiler窗口，此編譯器的功能包括網(wǎng)表文件的提 取、設(shè)計文件的排錯、邏輯綜合、邏輯分配、適配（結(jié)構(gòu)綜合）、時序仿真文件提取

8、和編程下載文件裝配等。單擊Start，開始編譯！如果發(fā)現(xiàn)有錯，排除錯誤后再次編譯。5. 包裝元件入庫。編譯通過后，單擊 File tCreate Default Symbol,當(dāng)前文件變成了一個包裝好的自己 的單一元件（半加器：gate ），并被放置在工程路徑指定的目錄中以備后用。6. 用兩個半加器及一個或門連接而成一位全加器我們將上述15步的工作看成是完成了的一個底層元件，并被包裝入庫。利用已做好的半加器gate，完成原理圖輸入、連線、弓I腳命名、器件選擇、保存、項目設(shè)置、編譯等過 程，完成頂層項目全加器的設(shè)計。如圖4所示。圖4全加器的設(shè)計圖 半加器兀件gate的調(diào)用與庫兀件的調(diào)用方法一樣。

9、 以文件名存在同一目錄（c:myeda ）中。以下步驟同方法二：7. 仿真，測試項目的正確性8. 觀察分析波形9. 時序分析五. VHDL文本輸入法設(shè)計1. 試驗程序（程序來源：自己獨(dú)立編寫）-全加器設(shè)計的文本輸入法設(shè)計程序-設(shè)計人：鄧小嬌-2012年9月26日-1位二進(jìn)制全加器頂層設(shè)計描述LIBRARY IEEE;USE aaa IScin 為低位向為本位和PORT(ain,bin,cin:IN STD_LOGIC;-輸入信號 ain 為加數(shù)， bin 為加數(shù)，本位的進(jìn)位cout,sum:OUT STD_LOGIC); - 輸出信號： co 為本位向高位的進(jìn)位， -so END ENTITY

10、 aaa;- 半加器描述：真值表描述方法 LIBRARY IEEE;USE gate IS為加數(shù)， b 也為加數(shù)為本位向高位進(jìn)位， so 為本位和PORT(a,b:IN STD_LOGIC;-a co,so:OUT STD_LOGIC); - co END ENTITY gate;ARCHITECTURE ART4 OF gate ISSIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);-定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型BEGINabc<=a&b;-a 相并b，即a與b并置操作PROCESS(abc)BEGINCASE abc IS -類似于真值表的 CAS

11、E語句WHEN "00"=>so<= '0'co<= '0'WHEN "01"=>so<= '1'co<= '0'WHEN "10"=>so<= '1'co<= '0'WHEN "11"=>so<= '0'co<= '1'WHEN OTHERS=> NULL;END CASE;END PROCESS;END AR

12、CHITECTURE ART4;- 或門邏輯描述LIBRARY IEEE;USE or2a ISPORT(a,b:IN STD_LOGIC;-a .b都為或門的輸入c:OUT STD_LOGIC);-c為或門的輸出END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;ARCHITECTURE fd1 OF aaa ISCOMPONENT gate - 調(diào)用半加器聲明語句PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END COMPONENT;

13、COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f:STD_LOGIC;- 定義 3 個信號作為內(nèi)部的連接線。BEGINu1: gate PORT MAP(a=>ain,b=>bin,co=>d,so=>e);-例化語句， =>表示信號連接u2: gate PORT MAP(a=>e,b=>cin,co=>f,so=>sum);u3: or2a PORT MAP(a=>d,b=>f,c=>cout);END ARCH

14、ITECTURE fd1;2. 程序說明對于對數(shù)綜合器來說 , 程序所列的全部程序可以同時輸入相應(yīng)的 EDA 軟件進(jìn)行編譯，也 能以單獨(dú)的元件模塊分別進(jìn)行編輯、 文件存檔、 編譯和綜合。 程序中共有 3 個獨(dú)立的 VHDL 設(shè) 計模塊即2個元件模塊和一個頂層設(shè)計模塊aaa存檔的文件名最好與對應(yīng)的 VHDL程序的實體一致如可分別將它們?nèi)∶麨?和。 程序的解析如下：(1) 作為文件說明部分由雙橫線 “- ” 引導(dǎo)了一段注釋語句在 VHDL 程序的任何一行中 雙橫線“ - ”后的文字都不參加編譯和綜合(2) 實體or2a語句段定義了或門or2a的引腳信號a b (輸入)和c (輸出)其結(jié)構(gòu)體語句段描

15、述了輸入與輸出信號間的邏輯關(guān)系，即將輸入信號ab相或后傳給輸出信號端 c。由此實體和結(jié)構(gòu)體描述了一個完整的或門元件， 這一描述可以進(jìn)行獨(dú)立編譯、 獨(dú)立綜合與存檔， 或被其它的電路系統(tǒng)所調(diào)用。(3) 實體gate和結(jié)構(gòu)體ART4描述了一個如圖1所示的半加器，由其結(jié)構(gòu)體的描述可以 看到， 它是由一個與非門、一個非門、一個或門和一個與門連接而成的，其邏輯關(guān)系來自于 半加器真值表 (表1)。(4) 在全加器接口邏輯即頂層文件的 VHDL 描述中，根據(jù)圖 1右側(cè)的 1位二進(jìn)全加器aaa的原理圖，其實體定義了引腳的端口信號屬性和數(shù)據(jù)類型。其中，ain和bin分別為兩個輸入的相加位，cin為低位進(jìn)位輸入，c

16、out為進(jìn)位輸出，sum為1位和輸出。結(jié)構(gòu)體fd1的功能是利用COMPONENT COMPONENTS化語句將上面由兩個實體 or2a和gate描 述的獨(dú)立器件，按照圖 1全加器內(nèi)部邏輯原理圖中的接線方式連接起來。(5) 在結(jié)構(gòu)體fd1中，COMPONENNDCOMPONEN語句結(jié)構(gòu)對所要調(diào)用的或門和半加器兩個元件作了聲明(Component Declaration)，并由SIGNAL語句定義了三個信號 d、e和f 作為中間信號轉(zhuǎn)存點(diǎn)，以利于幾個器件間的信號連接。接下去的PORT MAP( ) 語句稱為元件例化語句 (Component Instantiation) 。所謂例化，在電路板上，相

17、當(dāng)于往上裝配元器件； 在邏輯原理圖上， 相當(dāng)于從元件庫中取了一個元件符號放在電路原理圖上，并對此符號的各引腳進(jìn)行連線。例化也可理解為元件映射或元件連接，MAP是映射的意思。例如由 u2指示的語句表示將實體 h_adder 描述的元件的引腳信號 a、b、co 和 so 分別連向外部信號 e、cin 、 f 、和 sum 符號 =>表示信號連接。(6) 由圖1可見，實體 f_adder 引導(dǎo)的邏輯描述也是由三個主要部分構(gòu)成的，即庫、實體和結(jié)構(gòu)體。 從表面上看來， 庫的部分僅包含了一個 IEEE 標(biāo)準(zhǔn)庫和打開的 程序包但實際上 從結(jié)構(gòu)體的描述中可以看出， 對外部的邏輯有調(diào)用的操作， 這類似于對

18、庫或程序包中的內(nèi)容 作了調(diào)用。因此，庫結(jié)構(gòu)部分還應(yīng)將上面的或門和半加器的VHD描述包括進(jìn)去，作為工作庫中的兩個待調(diào)用的元件。由此可見，庫結(jié)構(gòu)也是VHDL 程序的重要組成部分 。圖5. VHDL設(shè)計基本結(jié)構(gòu)一個相對完整的VHD程序具有如圖9 所示的比較固定的結(jié)構(gòu)。即首先是各類庫及其程序包的使用聲明，包括未以顯式表達(dá)的工作庫 WORK庫的使用聲明。然后是實體描述，在這個 實體中含有一個或一個以上的結(jié)構(gòu)體， 而在每一個結(jié)構(gòu)體中可以含有一個或多個進(jìn)程， 當(dāng)然 還可以是其它語句結(jié)構(gòu)， 例如其它形式的并行語句結(jié)構(gòu)， 最后是配置說明語句結(jié)構(gòu)， 這個語 句結(jié)構(gòu)在以上給出的示例中沒有出現(xiàn)。 配置說明主要用于以層

19、次化的方式對特定的設(shè)計實體 進(jìn)行元件例化，或是為實體選定某個特定的結(jié)構(gòu)體。一個相對完整的VHDL 程序設(shè)計構(gòu)建稱為設(shè)計實體。六. VHDL文本輸入法設(shè)計實驗步驟1. 新建項目，選擇項目文件夾，輸入工程名稱，添加文件（一般為空），選擇芯片型號，選 擇仿真工具（一般為默認(rèn)），最后生成項目。如下圖：圖6. 選擇編輯文件圖 7 新建項目2. 新建VHDL文件，輸入設(shè)計語言，保存時要注意與工程文件名相同。如下圖：圖8新建VHDL文件3. 保存好后，進(jìn)行綜合編譯，如果有錯誤，折回修改。如下圖：圖 9 綜合編譯4.（1）新建一個 .vwf 文件，并將其設(shè)為仿真激勵：菜單 Assignments->Se

20、ttings ，在左側(cè)選擇 Simulation Settings ，選擇這里的 .vwf 文件（ 2） 設(shè)置為功能仿真：菜單 Assignments->Settings ，在左側(cè)選擇 Simulation Settings ， 設(shè)置為 Functional Simulation(3) 生成功能仿真網(wǎng)表：菜單Processing->Generate Functional Simulation Netlist(4) 開始仿真：菜單 Processing->Start Simulation如下圖：圖10輸入設(shè)置七. 仿真波形分析.如下圖：(5 )經(jīng)過分析，可知仿真結(jié)果與真值表相同

21、表3真值表因此，仿真正確。八硬件測試.>device->圖11硬件選擇引腳鎖定，參照下載實驗板1K100的引腳號說明書，選擇適當(dāng)?shù)囊_，如下圖：圖12引腳設(shè)置2. 引腳鎖定后，保存，必須重新進(jìn)行一次全程編譯，編譯通過后才能編程下載。3. 編程下載，用下載線將計算機(jī)并口和試驗箱上的JTAG口接起來，接通電源。選擇 Tools 'Programmer 菜單，打開 programmer 窗口。在mode中選中JTAG 將Program/Configure 下的笑方框選中圖 13 編程下載4 在開始編程之前，必須正確設(shè)置編程硬件。點(diǎn)擊“ HardwareSetup ”按鈕，打開硬件設(shè)置口。圖 14 設(shè)置編程硬件點(diǎn) 擊 “ Add Hardware” 打 開 硬 件 添 加 窗 口 ， 在 “ Hardware type ” 下 拉 框 中 選 擇 “ByteBlasterMV or ByteBlaster II ”，“ Port ”下拉框中選擇“ LPT1”，點(diǎn)擊OK按鈕確認(rèn)，關(guān)閉 Hardware Setup 窗口，完成硬件設(shè)置。5、點(diǎn)擊“ Start ”按鈕，開始編程下載圖 15 編程下載九