康華光《數(shù)字電子技術(shù)》第五版 課件 第06章 時(shí)序邏輯電路的

1、 Q 0在每個(gè)CP 都翻轉(zhuǎn)一次Q 1僅在Q 0=1后的下一個(gè)CP 到來時(shí)翻轉(zhuǎn)FF 0可采用T=1的T 觸發(fā)器FF 1可采用T= Q 0的T 觸發(fā)器Q 3僅在Q 0=Q 1=Q 2=1后的下一個(gè)CP 到來時(shí)翻轉(zhuǎn)FF 2可采用T= Q 0Q 1T 的觸發(fā)器Q 2僅在Q 0=Q 1=1后的下一個(gè)CP 到來時(shí)翻轉(zhuǎn)FF 3可采用T= Q 0Q 1Q 2T 的觸發(fā)器4位二進(jìn)制計(jì)數(shù)器狀態(tài)表16電路狀態(tài)計(jì)數(shù)順序(2二進(jìn)制同步加計(jì)數(shù)器FF 01DC1C1T 0=CECE CEQ 0 CP CP=FF 1 1DC1C1T 1=Q 0·CE Q 1 =FF 2 1DC1C1T 2=Q 1Q 0·

2、CE Q 2= FF 31D C1C1T 3=Q 2Q 1Q 0·CEQ 3 =&&&Q 0Q 1Q 2Q 3114位二進(jìn)制同步加計(jì)數(shù)器邏輯圖CE=0保持不變CE=1計(jì)數(shù)=CEQ Q Q Q Q Q T CE Q Q Q Q T CE Q Q T CE Q0 CP Q1Q2 Q31t pd位二進(jìn)制同步加計(jì)數(shù)器時(shí)序圖 D0 &1&1 &1F F 0 1D C 1 RQ Q =&& &1F F 1 1D 1C RQQ =&& &1F F 2 1D 1C RQ Q =&& &am

3、p;1F F 3 1D C 1 R Q Q =11Q 0 1Q 1 1Q 2 1 Q 31TCD 11D2 1D31&111 1 1C E TC E PP EC P C R(2典型 集成計(jì)數(shù)器74LVC1612選1數(shù)據(jù)選擇器 (2(2時(shí)序圖時(shí)序圖C R PE CPC EP C ETQ 0 Q 1 Q 2 Q 3 TC計(jì)數(shù) 保持異步清零同步預(yù)置D 3 D 0 D 1 D 2 TC =CET CETQ 3Q 2Q 1Q 0 74LVC161邏輯功能表*數(shù)計(jì)××××HHHH*持保×××××L ×

4、;H H *持保××××××L H H *D 0D 1D 2D 3D 0D 1D 2D 3××L H L L L L L ××××××××L TCQ 0Q 1Q 2Q 3D 0D 1D 2D 3CPCE TCEP進(jìn)位計(jì) 數(shù)預(yù)置數(shù)據(jù)輸入時(shí)鐘使能預(yù)置清零輸 出輸 入CR 的作用?PE 的作用? 例6.5.1 試用74LVC161構(gòu)成模216的同步二進(jìn)制計(jì)數(shù)器。LD LDQ 0 Q 1 Q 2 Q 3CE CLK Q 4 Q 5 Q 6 Q

5、7Q 11Q 8 Q 9 Q 10 Q 15Q 12 Q 13 Q 14 Q 0 Q 1 Q 2 將圖中電路按以下兩種方式連接:試分析它們的邏輯輸出狀態(tài)。CP 1CP 接計(jì)數(shù)脈沖信號(hào),將Q 0與相連;(11CP 0CP 接計(jì)數(shù)脈沖信號(hào),將Q 3與相連(2 兩種連接方式的狀態(tài)表 2.2. 用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器 例用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。 解:九進(jìn)制計(jì)數(shù)器應(yīng)有9個(gè)狀態(tài),而74 LVC 161在計(jì)數(shù)過程中有16個(gè)狀態(tài)。如果設(shè)法跳過多余的7個(gè)狀態(tài),則可實(shí)現(xiàn)模9計(jì)數(shù)器。(1 反饋清零法> CP CPC E T C E P CRCR P E TC D 0 D 1 D 2 D

6、3 Q 0 Q 1 Q 2 Q 3 &C P74LVC16174LVC161 111 (2(2 反饋置數(shù)法 > CPC ET ETC E P CR CR P ETC TC D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 1C P74LVC16174LVC161 11 1Q 3Q 2Q 1Q 0C P 11(1工作原理置初態(tài)Q Q Q Q =0001, 基本環(huán)形計(jì)數(shù)器3. 3. 環(huán)形計(jì)數(shù)器環(huán)形計(jì)數(shù)器第一個(gè)CP:Q 3Q 2Q 1Q 0=0010,第二個(gè)CP:Q 3Q 2Q 1Q 0=0100, 第三個(gè)CP:Q 3Q 2Q 1Q 0=1000, 第四個(gè)CP:Q 3Q

7、2Q 1Q 0=0001, 第五個(gè)CP:Q 3Q 2Q 1Q 0=0010, Q1 4QQ Y =011QQ Y =122Q Q Y =233QQ Y =344QQ Y =045QQ Y =016QQ Y =127QQ Y =238Q Q Y =349QQ Y =019Q 1Q 2Q 3Q 4狀態(tài)編號(hào)譯碼電路簡單譯碼電路簡單,且不會(huì)出現(xiàn)競爭冒險(xiǎn) 6.7 時(shí)序可編程通用陣列邏輯器件時(shí)序可編程通用陣列邏輯器件(GAL2、輸出結(jié)構(gòu)類型太多,給設(shè)計(jì)和使用帶來不便。2、輸出端設(shè)置了可編程的輸出邏輯宏單元(OLMC 通過編程可將OLMC 設(shè)置成不同的工作狀態(tài),即一片GAL 便可實(shí)現(xiàn)PAL 的5種輸出工作模

8、式。器件的通用性強(qiáng); GAL 的優(yōu)點(diǎn):1、由于采用的是雙極型熔絲工藝,一旦編程后不能修改; PAL 的不足:1、采用電可擦除的E 2CMOS 工藝可以多次編程;3、GAL 工作速度快,功耗小 6.7.1 時(shí)序可編程邏輯器件中的宏單元 > DQ QC CLK CLK輸入 6.7.2 時(shí)序可編程邏輯器件的主要類型1. 通用陣列邏輯(GAL在PLA和PAL基礎(chǔ)上發(fā)展起來的增強(qiáng)型器件.電路設(shè)計(jì)者可根據(jù)需要編程,對(duì)宏單元的內(nèi)部電路進(jìn)行不同模式的組合,從而使輸出功能具有一定的靈活性和通用性。2. 復(fù)雜可編程邏輯器件(CPLD集成了多個(gè)邏輯單元塊,每個(gè)邏輯塊就相當(dāng)于一個(gè)GAL器件。這些邏輯塊可以通過共

9、享可編程開關(guān)陣列組成的互連資源,實(shí)現(xiàn)它們之間的信息交換,也可以與周圍的I/O模塊相連,實(shí)現(xiàn)與芯片外部交換信息。 3. 現(xiàn)場可編程門陣列(FPGA芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成,靠縱橫交錯(cuò)的分布式可編程互聯(lián)線連接起來,可構(gòu)成極其復(fù)雜的邏輯電路。它更適合于實(shí)現(xiàn)多級(jí)邏輯功能,并且具有更高的集成密度和應(yīng)用靈活性在軟件上,亦有相應(yīng)的操作系統(tǒng)配套。這樣,可使整個(gè)數(shù)字系統(tǒng)(包括軟、硬件系統(tǒng)都在單個(gè)芯片上運(yùn)行,即所謂的SOC技術(shù)。 可編程與陣列(32X64位2、GAL 舉例GAL16V8GAL16V8的電路結(jié)構(gòu)圖8個(gè)輸入緩沖器298個(gè)反饋/輸入緩沖器8個(gè)三態(tài)輸出緩沖器12198個(gè)輸出邏輯宏單元

10、OLMC 輸出使能緩沖器 GAL的電路結(jié)構(gòu)與PAL類似,由可編程的與邏輯陣列、 GAL固定的或邏輯陣列和輸出電路組成,但GAL的輸出端增設(shè)了通過編程可將可編程的的輸出邏輯宏單元(OLMC。通過編程可將OLMC設(shè)置為不同的工作狀態(tài),可實(shí)現(xiàn)PAL的所有輸出結(jié)構(gòu),產(chǎn)生組合、時(shí)序邏輯電路輸出。 數(shù)據(jù)選擇器 乘積項(xiàng)是或門的一個(gè)輸入端。 OMUX:根據(jù)AC0和AC1(n決定OLMC是組合輸出還是寄存器輸出模式 三態(tài)數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器(4(4(4選選1 反饋數(shù)據(jù)選擇器(4選1OMUX 1 OMUX FMUX： FMUX： 根據(jù)AC0和AC1(n的不同編碼，使反向傳輸?shù)碾娦盘?hào)也對(duì)應(yīng)不同。 根據(jù)AC0 A

11、C1(n的不同編碼，使反向傳輸?shù)碾娦盘?hào)也對(duì)應(yīng)不同 的不同編碼，使反向傳輸?shù)碾娦盘?hào)也對(duì)應(yīng)不同。 AC0和 功 能 組合 專用輸入 專用組合輸 出 反饋組合輸 出 時(shí)序電路中 的組合輸出 寄存器輸出 SYN AC0 AC1 XOR 輸出相位 備 注 1，11腳為數(shù)據(jù)輸入端，輸 11腳為數(shù)據(jù)輸入端，輸 出三態(tài)門禁止 1，11腳為數(shù)據(jù)輸入端，組 11腳為數(shù)據(jù)輸入端，組 合輸出，三態(tài)門選通 同上，三態(tài)門由第一乘積項(xiàng) 選通，反饋取自 I/O口 選通，反饋取自I/O I/O口 腳接CP 11腳接 OE， 1腳接CP，11腳接OE，該 CP， 腳接OE 宏單元為組合輸出，但至少 有一個(gè)宏單元為寄存器輸出 1腳

12、接CP，11接OE 腳接CP 11接 CP， (n 1 1 1 0 0 0 1 1 1 0 1 1 (n 0 1 0 1 0 1 0 1 反相 同相 反相 同相 反相 同相 反相 同相 0 1 0 5. GAL的編程與開發(fā) HDL 描述 電路功能 原始 設(shè)計(jì)要求 驗(yàn)證、仿真 排錯(cuò)、優(yōu)化 編譯 熔絲圖 文件 編程器 GAL 器件 輸入 狀態(tài)表 狀態(tài)圖 邏輯方程 軟件工具 硬件工具 小 結(jié) h時(shí)序電路的分析，首先按照給定電路列出各邏輯方程組、進(jìn) 而列出狀態(tài)表、畫出狀態(tài)圖和時(shí)序圖，最后分析得到電路的邏輯功 能。時(shí)序電路的設(shè)計(jì)，首先根據(jù)邏輯功能的需求，導(dǎo)出原始狀態(tài)圖 或原始狀態(tài)表，有必要時(shí)需進(jìn)行狀態(tài)化簡，繼而對(duì)狀態(tài)進(jìn)行編碼， 然后根據(jù)狀態(tài)表導(dǎo)出激勵(lì)方程組和輸出方程