十六進(jìn)制加減可逆計(jì)數(shù)器設(shè)計(jì)_第1頁
十六進(jìn)制加減可逆計(jì)數(shù)器設(shè)計(jì)_第2頁
十六進(jìn)制加減可逆計(jì)數(shù)器設(shè)計(jì)_第3頁
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文檔簡介

實(shí)驗(yàn)五：十六進(jìn)制加/減可逆計(jì)數(shù)器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康木毩?xí)時(shí)序邏輯電路的Verilog實(shí)現(xiàn)。二、 實(shí)驗(yàn)要求實(shí)現(xiàn)一個(gè)具有加減可逆計(jì)數(shù)功能的十六進(jìn)制計(jì)數(shù)器，用一位控制信號(hào)，控制加/減兩種計(jì)數(shù)模式。三、 程序module jsq(d,clk,clr,load,qd,qout);input clk,clr,load,qd;input 3:0 d;output 3:0 qout;reg 3:0 cnt;assign qout=cnt;always(posedge clk)beginif(!clr)cnt<=4'b0000;else if(load)cnt<=d;else if(qd)cnt<=cnt+1;elsecnt<=cnt-1;endendmodule四、 仿真結(jié)果五、 實(shí)驗(yàn)總結(jié)在實(shí)驗(yàn)的開始，不知道怎么編寫十六進(jìn)制加/減可逆計(jì)數(shù)器，只記得老師上課討論過十六進(jìn)制加計(jì)數(shù)器，而書上也只有三十二進(jìn)制加/減可逆計(jì)數(shù)器，將三十二進(jìn)制的看懂之后，將原程序改成十六進(jìn)制的加/減可逆計(jì)數(shù)器，得到波形圖之后對(duì)于波形時(shí)間設(shè)置卻有了問題。問了同學(xué)之后，才知道我之前的load和clr的設(shè)置有問題。根據(jù)程序clr是低電平有效，而load是高電平有效。經(jīng)過更改之后輸出成功。通過本次試驗(yàn),我了解了自己對(duì)計(jì)數(shù)器的學(xué)習(xí)還不是很深入，以至于

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