基于CPLD的脈沖計(jì)數(shù)器的設(shè)計(jì)

1、- 1 -#畢業(yè)設(shè)計(jì)(論文)說明書作者 # 學(xué)號(hào) 1# 系部 電子#系 專業(yè) EE 題目 基于 CPLD 的脈沖計(jì)數(shù)器的設(shè)計(jì) 指導(dǎo)教師 XX 評(píng)閱教師 XX 完成時(shí)間： 2010 年 3 月 10 日 - 2 -畢業(yè)設(shè)計(jì)畢業(yè)設(shè)計(jì)( (論文論文) )中文摘要中文摘要(題目)：基于 CPLD 的脈沖計(jì)數(shù)器設(shè)計(jì)摘要摘要：介紹了用 CPLD+HDL 的 EDA 技術(shù)作為開發(fā)手段，實(shí)現(xiàn)對(duì) 16 通道脈沖信號(hào)計(jì)數(shù)的脈沖計(jì)數(shù)器的設(shè)計(jì)。該方法具有設(shè)計(jì)周期短，內(nèi)部電路模塊可移植的特點(diǎn)，解決了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計(jì)瓶頸，經(jīng)實(shí)際電路測(cè)試，該系統(tǒng)性能可靠。關(guān)鍵詞：關(guān)鍵詞：脈沖計(jì)數(shù)器；CPLD；VHDL；波

2、形仿真- 3 -畢業(yè)設(shè)計(jì)畢業(yè)設(shè)計(jì)( (論文論文) )外文摘要外文摘要TitleTitle : : Design of pulse counter based on CPLDAbstract:Abstract: The design of a pulse counter to 16 channels pulse with EDA Technology of CPLD+VHDL is presented in the paper. The circuit Is different from the traditional digital circuit design composed Of man

3、y small scale devices. Furthermore ,the circuit design Cycle is short , and parts of the circuit are transplantable Comparing with others .Practical circuit testing shows that The system is reliable.KeyKey words:words: pulse counter; CPLD; VHDL; wave-shape simulating - 4 -目目 錄錄1 序言 .52CPLD 芯片及 VHDL

4、語言介紹 .52.1 CPLD 芯片介紹.52.1.1 概述 .52.1.2MAX7000 特點(diǎn).52.1.3 EPM7160S .73 脈沖計(jì)數(shù)器的設(shè)計(jì)原理.83.1 器件特點(diǎn) .93.2 如何使用 .103.3 計(jì)數(shù)器組模塊 .103.3.1 計(jì)數(shù)器作用.103.3.2 主要的指標(biāo).103.4 控制器模塊 .113.4.1 控制器.113.4.2 主要功能.113.4.3 控制器模塊.123.5 譯碼器模塊 .133.5.1 譯碼器概述.133.5.2 譯碼器分類.133.5.3 譯碼器工作原理.143.5.4 譯碼器模塊.143.6 分頻器模塊 .154 功能仿真與測(cè)試 .15結(jié)論.17

5、致謝.17主要參考文獻(xiàn).17Comment Ol1: 什么設(shè)計(jì)瓶頸啊？Comment Ol2: 這個(gè)章節(jié)里介紹VHDL 語言了嗎？- 5 -1 1 序言序言CPLD( Complex Programmable Logic Device )是一種復(fù)雜的用戶可編程邏輯器件，由于用連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，從而使電路仿真更加準(zhǔn)確。利用 CPLD 高速、高可靠性、可編程、體積小的特點(diǎn)，采用 CPLD+HDL 的 EDA 開發(fā)方案，必將有效解決傳統(tǒng)的電子系統(tǒng)中由來已久的設(shè)計(jì)瓶頸。脈沖計(jì)數(shù)器是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生較大的時(shí)延，可靠性差。隨著復(fù)雜可

6、編程邏輯器件的廣泛應(yīng)用，以EDA 工具作為開發(fā)手段，將使整個(gè)系統(tǒng)大大簡化，提高整體性能和可靠性。本文選用 Altera 公司的 MAX7000 系列芯片 EPM7160S，實(shí)現(xiàn)了對(duì) 16 路脈沖進(jìn)行計(jì)數(shù)。具有體積小、可靠性高、低功耗、開發(fā)周期的特點(diǎn)。 2 2CPLDCPLD 芯片芯片及及 VHDLVHDL 語言介紹語言介紹2.12.1 CPLDCPLD 芯片介紹芯片介紹2.1.1 概述ALTERA 的 MAX7000 系列 CPLD 提供高性能的邏輯解決方案，密度從 600-10000個(gè)可用門不等（32-512 個(gè)宏單元） ，同時(shí) MAX7000 系列的同一密度產(chǎn)品還提供多種封裝形式，對(duì)于各種

7、應(yīng)用具有相當(dāng)靈活的適應(yīng)性。2.1.2 MAX7000 特點(diǎn) 高性能低功耗 CMOS EEPROM 技術(shù) 遵循 IEEE Std. 1149.1 Joint Test Action Group (JTAG) ISP circuitry compliant with IEEE Std. 1532 標(biāo)準(zhǔn) ISP 特性 5ns pin to pin 延時(shí)，最高頻率 175.4 MHz- 6 - I/O 接口支持 5V、3.3V 和 2.5V 等多種電平 PCI 兼容功能：本設(shè)計(jì)采用 EDA 技術(shù)，根據(jù)圖 1 所示的脈沖計(jì)數(shù)器電路圖，按照自頂向下的設(shè)計(jì)思路，先編寫各個(gè)模塊的 VHDL 源程序，然后再對(duì)各

8、個(gè)模塊進(jìn)行組合，最后編寫頂層描述的 VHDL 源程序。如圖 2 所示，16 位計(jì)數(shù)器是設(shè)計(jì)的最低層，而計(jì)數(shù)器組、譯碼器、控制器，分頻器為設(shè)計(jì)的第二層，脈沖計(jì)數(shù)器組裝程序?yàn)樵O(shè)計(jì)的最高層。復(fù)雜可編程邏輯器件(CPLD)幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，它以其編程方便、集成度高、速度快、價(jià)格低等特點(diǎn)越來越受到設(shè)計(jì)者的歡迎。本設(shè)計(jì)中選用的 CPLD 為 ALTERA 公司的EPM7128SLC84-10，屬于 MAX7000 系列 是工業(yè)界速度最快的高集成度可編程邏輯器件。本文中 CPLD 開發(fā)軟件用 MAX+PLUS lI，該軟件是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境。并且廣

9、泛支持各種硬件描述語言。它還具有與結(jié)構(gòu)無關(guān)性、多平臺(tái)運(yùn)行、豐富的設(shè)計(jì)庫和模塊化的工具等許多功能特點(diǎn)。本設(shè)計(jì)中 CPLD 是脈沖發(fā)生器設(shè)計(jì)的核心所在，其內(nèi)部集成了兩組脈沖發(fā)生器，具體包括譯碼器、鎖存器和可置數(shù)計(jì)數(shù)器。每組脈沖發(fā)生器中有三個(gè) 8 位鎖存器、一個(gè) 16 位可置數(shù)計(jì)數(shù)器和一個(gè) 8 位可置數(shù)計(jì)數(shù)器。CPLD 主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)

10、間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。- 7 -2.1.3 EPM7160S- 8 -3 3 脈沖計(jì)數(shù)器的設(shè)計(jì)原理脈沖計(jì)數(shù)器的設(shè)計(jì)原理生產(chǎn)實(shí)踐中變化著的各種物理量，通過光電、聲電、熱電、壓電等效應(yīng)轉(zhuǎn)換成電脈沖信號(hào)，輸人計(jì)數(shù)器。計(jì)數(shù)器則通過電路元件本身固有的特殊功能，- 9 -組成不同的電路狀態(tài)來表示不同的 “數(shù)” ，將輸入的脈沖信號(hào)，按 數(shù)”的關(guān)系，一一接收下來，進(jìn)行傳送、運(yùn)算并通過數(shù)字管顯示出來。所以計(jì)數(shù)器就是把電路不同穩(wěn)定狀態(tài)跟 敷 對(duì)應(yīng)起來用狀態(tài)的有規(guī)律變化表示“數(shù)”的規(guī)律性變化。我們習(xí)慣于使用十進(jìn)位計(jì)數(shù)制如數(shù)字儀表，計(jì)算機(jī)和數(shù)控計(jì)數(shù)器的數(shù)字管都是按十進(jìn)制顯示的。但是在電

11、子技術(shù)中很難找到一種基本單元電路具有十個(gè)不同的狀態(tài)，用來代表十個(gè)數(shù)。而兩個(gè)不同穩(wěn)定狀態(tài)的電路則很易找到如雙穩(wěn)態(tài)觸發(fā)器就具有兩個(gè)穩(wěn)定狀態(tài)。因此，通常就將十進(jìn)制的數(shù)“數(shù)”編成數(shù)字裝置容易接受的二進(jìn)制的數(shù)，經(jīng)數(shù)字裝置運(yùn)算后再把二進(jìn)制的數(shù)“翻譯”成人們所習(xí)慣的十進(jìn)制的數(shù)。在數(shù)字技術(shù)中，用符號(hào) 0”和 1”表示兩種對(duì)立的狀態(tài)倒如把輸出低電位記為“0” 輸出高電位記為“1” 。我們把它叫做“代碼” 。雖然代碼只是一種符號(hào)但不同于十進(jìn)制數(shù)字運(yùn)算中的 0，12，3 。用代碼組合來表示一個(gè) El 的數(shù)建項(xiàng)工作口 q 傲 編碼” ，而編碼的方案有好多種把計(jì)數(shù)電路所算出的二進(jìn)制結(jié)果， “翻譯”成十進(jìn)制數(shù)口 q 做“

12、譯碼” ，由門電路構(gòu)成的譯碼器擔(dān)負(fù)著譯碼任務(wù)。譯碼以后的十進(jìn)制數(shù)，再通過顯示電路和數(shù)碼管顯示出來。所以一般說來，計(jì)數(shù)器包括按一定編碼要求的計(jì)數(shù)電路和把二進(jìn)制數(shù)譯成十進(jìn)制數(shù)的譯碼器及把十進(jìn)制數(shù)表示出來的顯示器這三個(gè)基本部分。3.13.1 器件特點(diǎn)器件特點(diǎn)它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在 10,000 件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD 器件。CPLD 器件已成為

13、電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。Comment Ol3: 這是在介紹 CPLD 呢還是脈沖計(jì)數(shù)器??？Comment Ol4: 這圖不復(fù)雜，能否自己動(dòng)手畫一下??？- 10 -3.23.2 如何使用如何使用CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。3.33.3 計(jì)數(shù)器組模塊計(jì)數(shù)器組模塊3.3.1 計(jì)數(shù)器作用計(jì)數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了

14、多少份的折頁配頁工作。3.3.2 主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見的有 3 位，4 位和 6 位的。很顯然，3 位數(shù)的計(jì)數(shù)器最大可以顯示到 999，4 位數(shù)的最大可以顯示到 9999,6 位數(shù)的計(jì)數(shù)器最大可以顯示到 999999。計(jì)數(shù)器組由 16 個(gè) 16 位加法計(jì)數(shù)器組成。每個(gè) 16 位加法計(jì)數(shù)器結(jié)構(gòu)均相同，單個(gè)計(jì)數(shù)器的 VHDL 語言描述如下：- 11 -entity singlecounter is port(impulse ： in stdlogic；res： in stdlogic； en ：in stdlogic；ent：inout stdlogicvector(15 downto

15、 0)；end singlecounter；architecture archcount of singlecounter isbegin process(impulse，rst，en)begin if rst= 1then cnt （others0；elsif（inpulseevent and inpuse 1）then if en 1then ent = cnt+1；end if；end if；end process；end archcount；其中，en 為計(jì)數(shù)器使能信號(hào)。en 為 1，計(jì)數(shù)器開始計(jì)數(shù)；en 為 0，計(jì)數(shù)器停止工作，并把計(jì)數(shù)結(jié)果鎖存。rst 為復(fù)位信號(hào)，高電平有效。將 1

16、6 個(gè)這樣相同的計(jì)數(shù)器裝配起來，就組成了計(jì)數(shù)器組。3.43.4 控制器模塊控制器模塊3.4.1 控制器 由程序計(jì)數(shù)器、指令寄存器、指令譯碼器、時(shí)序產(chǎn)生器和操作控制器組成，它是發(fā)布命令的“決策機(jī)構(gòu)” ，即完成協(xié)調(diào)和指揮整個(gè)計(jì)算機(jī)系統(tǒng)的操作。- 12 -3.4.2 主要功能從內(nèi)存中取出一條指令，并指出下一條指令在內(nèi)存中位置對(duì)指令進(jìn)行譯碼或測(cè)試，并產(chǎn)生相應(yīng)的操作控制信號(hào)，以便啟動(dòng)規(guī)定的動(dòng)作；指揮并控制 CPU、內(nèi)存和輸入/輸出設(shè)備之間數(shù)據(jù)流動(dòng)的方向。3.4.3 控制器模塊本模塊的功能是在控制器使能信號(hào) cntcntrllden 的下降沿使計(jì)數(shù)器組置位信號(hào) rst 置 1，en 置 0，ready 置

17、 0，并初始化內(nèi)部定時(shí)器 timer，在cntcntrllden 的上升沿將 Po 口的數(shù)據(jù)賦給內(nèi)部定時(shí)器，并發(fā)計(jì)數(shù)器組使能信號(hào) en，此時(shí)內(nèi)部定時(shí)器開始定時(shí)，同時(shí)脈沖計(jì)數(shù)器組開始計(jì)數(shù)。當(dāng)定時(shí)器值為 0 時(shí)，使 en 置 0，脈沖計(jì)數(shù)器停止計(jì)數(shù)，同時(shí) ready 置 1，通知主機(jī)計(jì)數(shù)結(jié)束?？刂破?Block-controler 的 VHDL 語言描述如下：entity block_controler isport(cnt_cntrl_ld_en：in std_1ogic；p0：in std_logic_vector(7 downto 0)；clk：in stdlogic；en：Out stdl

18、ogic；rst：out stdlogieready：out stdlogic)；end block_eontroler；architure archcontroler og block_controler is signal timer：std_logic_vector(7 downto 0)；begin process(clk，cnt_cntrl_ld_en)begin if(cnt_cntrl_ld_en event and ent_cntrl_ld_en=0 )thentimer =” 00000000” ：en =0 ；rst = 1 ；ready = 0 ；elsif(cnt_en

19、tsl_ld_enevent and cnt_cntrl_ld_en- 13 -=1 )then timer=p0；en =1 ；rst =0 ；ready =0 ；elseif(clkevent and clk=1)then timer =timer 一 1：if(timer=”00000000”)then en=0 ；rst =0 ；timer = ”00000000” ；ready =1 ；end if； end if； end if； end process ；end archcontroler； 其中，cnt_cntrl_ld_en 是控制器使能信號(hào)，P0 為定時(shí)器初值數(shù)據(jù)端口。3.

20、53.5 譯碼器模塊譯碼器模塊3.5.1 譯碼器概述譯碼器是組合邏輯電路的一個(gè)重要的器件，其可以分為：變量譯碼和顯示譯碼兩類。變量譯碼一般是一種較少輸入變?yōu)檩^多輸出的器件，一般分為 2n 譯碼和8421BCD 碼譯碼兩類。顯示譯碼主要解決二進(jìn)制數(shù)顯示成對(duì)應(yīng)的十、或十六進(jìn)制數(shù)的轉(zhuǎn)換功能，一般其可分為驅(qū)動(dòng) LED 和驅(qū)動(dòng) LCD 兩類。譯碼是編碼的逆過程，在編碼時(shí)，每一種二進(jìn)制代碼，都賦予了特定的含義，即都表示了一個(gè)確定的信號(hào)或者對(duì)象。把代碼狀態(tài)的特定含義“翻譯”出來的過程叫做譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器?；蛘哒f，譯碼器是可以將輸入二進(jìn)制代碼的狀態(tài)翻譯成輸出信號(hào)，以表示其原來含義的電路。-

21、14 -3.5.2 譯碼器分類譯碼器的種類很多，但它們的工作原理和分析設(shè)計(jì)方法大同小異，其中二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器是三種最典型，使用十分廣泛的譯碼電路。譯碼器是典型的組合數(shù)字電路，譯碼器是將一種編碼轉(zhuǎn)換為另一種編碼的邏輯電路，學(xué)習(xí)譯碼器必須與各種編碼打交道。從廣義的角度看，譯碼器有四類：二進(jìn)制碼譯碼器，也稱最小項(xiàng)譯碼器，N 中取一譯碼器，最小項(xiàng)譯碼器一般是將二進(jìn)制碼譯為十進(jìn)制碼；代碼轉(zhuǎn)換譯碼器，是從一種編碼轉(zhuǎn)換為另一種編碼；顯示譯碼器，一般是將一種編碼譯成十進(jìn)制碼或特定的編碼，并通過顯示器件將譯碼器的狀態(tài)顯示出來。編碼器，一般是將十進(jìn)制碼轉(zhuǎn)換為相應(yīng)的其它編碼，其實(shí)質(zhì)與代碼轉(zhuǎn)

22、換譯碼器一樣，編碼是譯碼的反過程。根據(jù)需要，輸出信號(hào)可以是脈沖，也可以是高電平或者低電平。3.5.3 譯碼器工作原理譯碼器是一種具有“翻譯”功能的邏輯電路，這種電路能將輸入二進(jìn)制代碼的各種狀態(tài)，按照其原意翻譯成對(duì)應(yīng)的輸出信號(hào)。有一些譯碼器設(shè)有一個(gè)和多個(gè)使能控制輸入端，又成為片選端，用來控制允許譯碼或禁止譯碼。3.5.4 譯碼器模塊本模塊的功能是根據(jù)地址總線 P2 和 P0 上的地址，并集合 wr、rd 的信號(hào)進(jìn)行譯碼，輸出內(nèi)部器件的控制信號(hào)。譯碼器 Block_decoder 的實(shí)體說明如下：Entity block decoder isPort(p2:in std_logic_vector(

23、7downto0); P0_adr:in std_logic_vector(7downto0);- 15 - Rd: in std_logic;wr:in std_logic;Cnt_cntrl_ld_en:out std_logic;Rd_cn0a_en: out std_logic;Rd_cn15b_en:out std_logic);End block decoder;其中，Cnt_cntrl_ld_en 為控制器裝載定時(shí)器初值使能信號(hào)。它用來通知控制器裝載定時(shí)器初值，并開始計(jì)數(shù)，上升沿有效。Rd_cnXX_en 為計(jì)數(shù)/鎖存器讀使能信號(hào)，用于控制計(jì)數(shù)/鎖存器向內(nèi)部數(shù)據(jù)總線寫數(shù)據(jù)。3.6

24、3.6 分頻器模塊分頻器模塊本模塊的功能是將標(biāo)準(zhǔn)的 10kHz 時(shí)鐘信號(hào) clk.in 分頻為 1Hz 的時(shí)鐘信號(hào)clk_out。分頻器 block_fqdivider 的 VHDL 語言描述如下：Entity block_fqdivider isPort(clk_in:in std_logic;Clk_out:out std_logic);End block_fqdivider;Architecture rtl of block_fqdivider isConstant divide_period:integer range 0 to 65535:=100;Begin process(clk_in)variab