FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：編譯與仿真設(shè)計(jì)工程

1、fpga設(shè)計(jì)開(kāi)發(fā)軟件ise使用技巧之：編譯與仿真設(shè)計(jì)工程 6.5 編譯與設(shè)計(jì)工程 編寫代碼完成之后，一個(gè)很重要的工作就是驗(yàn)證代碼功能的正確性，這就需要對(duì)代碼舉行編譯與仿真。編譯主要是為了檢查代碼是否存在語(yǔ)法錯(cuò)誤，仿真主要為了驗(yàn)證代碼實(shí)現(xiàn)的功能是否正確。編譯和仿真設(shè)計(jì)工程在囫圇設(shè)計(jì)中占有很重要的地位。由于代碼功能不正確或代碼的編寫風(fēng)格不好對(duì)后期的設(shè)計(jì)會(huì)有很大的影響，所以需要花無(wú)數(shù)時(shí)光在設(shè)計(jì)工程的仿真上。在這一節(jié)中將通過(guò)一個(gè)詳細(xì)的實(shí)例來(lái)介紹如何對(duì)編譯工程代碼以及如何用法ise自帶的仿真工具ise simulator舉行仿真。1.編譯工程代碼編譯主要是為了檢測(cè)代碼是否存在語(yǔ)法錯(cuò)誤。在ise下，源代碼

2、的編寫是在hdl editor下完成的，但在hdl editor下沒(méi)有特地用于編譯代碼的選項(xiàng)。不過(guò)在hdl editor下完成代碼的編寫后，單擊“保存”按鈕，hdl editor就會(huì)自動(dòng)對(duì)代碼舉行編譯。假如代碼存在語(yǔ)法錯(cuò)誤，就會(huì)在信息顯示窗中顯示出來(lái)，用戶可以按照顯示的提醒，查找語(yǔ)法錯(cuò)誤并修改。6.17所示為在輸寫代碼時(shí)遺忘分號(hào)，保存后就會(huì)有提醒信息。當(dāng)不存在錯(cuò)誤時(shí)，提醒信息就不會(huì)浮現(xiàn)“warning”。ise下對(duì)于代碼的編譯功能并不是很強(qiáng)大，有無(wú)數(shù)錯(cuò)誤是檢測(cè)不出來(lái)的。例如在編寫代碼時(shí)，寫case語(yǔ)句時(shí)漏寫了end case語(yǔ)句，在hdl editor下是檢查不出來(lái)的。但這些錯(cuò)誤在仿真或綜合階

3、段是可以檢測(cè)出來(lái)的，因此即使完成了編譯沒(méi)有錯(cuò)誤，也一定要舉行仿真，檢查是否還存在其他的錯(cuò)誤。2.仿真設(shè)計(jì)工程這里以一個(gè)詳細(xì)的實(shí)例來(lái)介紹ise下自帶的仿真工具ise simulator的用法，代碼參見(jiàn)本書實(shí)例代碼。該例程的主要功能是按照撥碼開(kāi)關(guān)(sw)輸入的值在數(shù)碼管(seg_led)上顯示相應(yīng)的數(shù)值。圖6.17 編譯后的出錯(cuò)提醒ise simulator的用法主要是借助于ise的輔助設(shè)計(jì)工具h(yuǎn)dl bencher(測(cè)試激勵(lì)生成器)來(lái)完成的。用戶將源代碼、verilog源代碼或ecs原理圖等設(shè)計(jì)輸入導(dǎo)入工程后，用戶可以在圖形界面下編輯測(cè)試波形，hdl bencher可以按照用戶編輯的測(cè)試波形自動(dòng)

4、生成測(cè)試激勵(lì)文件，然后調(diào)用ise中的ise simulator舉行仿真?？梢?jiàn)用法ise simulator舉行仿真主要分兩步。(1)調(diào)用hdl bencher，編輯測(cè)試波形，生成測(cè)試激勵(lì)文件。(2)調(diào)用ise simulator對(duì)工程文件舉行功能仿真和時(shí)序仿真。下面向?qū)嵗鼍唧w的介紹，詳細(xì)步驟如下。(1)啟動(dòng)hdl bencher。首先打開(kāi)實(shí)例工程，挑選“project”/“new source”，彈出新建資源的對(duì)話框，挑選“test bench waveform”，輸入測(cè)試激勵(lì)波形文件名，6.18所示。單擊“下一步”按鈕為測(cè)試激勵(lì)文件挑選源文件，6.19所示，挑選要測(cè)試的源代碼，單擊“下一步

5、”按鈕。圖6.18 新建測(cè)試測(cè)試激勵(lì)波形文件 圖6.19 為被測(cè)試的源文件對(duì)話框單擊“完成”按鈕確認(rèn)新建資源信息，hdl bencher會(huì)自動(dòng)啟動(dòng)。(2)波形編輯。hdl bencher啟動(dòng)后首先浮現(xiàn)6.20所示的時(shí)鐘設(shè)置對(duì)話框。圖6.20 時(shí)鐘設(shè)置對(duì)話框6.20所示，時(shí)鐘設(shè)置包括：時(shí)鐘的高電平持續(xù)時(shí)光(clock time high)、低電平持續(xù)時(shí)光(clock time low)、建立時(shí)光(input setup time)和保持時(shí)光(output valid delay)，系統(tǒng)為單時(shí)鐘(single clock)系統(tǒng)、多時(shí)鐘(multiple clocks)系統(tǒng)以及仿真時(shí)光和單位。這里設(shè)

6、置的仿真時(shí)光表示仿真將持續(xù)多長(zhǎng)時(shí)光后自動(dòng)停止。假如設(shè)計(jì)存在異步時(shí)序(asynchronous signal support)，還要對(duì)異步時(shí)鐘做相應(yīng)的設(shè)置。這個(gè)設(shè)計(jì)中，惟獨(dú)同步時(shí)序，所以不選，與上表設(shè)置不全都之處請(qǐng)用戶自行修改。設(shè)置完畢單擊“ok”按鈕后系統(tǒng)會(huì)自動(dòng)生成時(shí)鐘的波形，6.21所示。圖6.21 波形編輯界面6.21所示，設(shè)置好時(shí)鐘后，系統(tǒng)會(huì)自動(dòng)生成時(shí)鐘波形。在6.18所示的對(duì)話框中設(shè)置的“initial length of test bench”為1000ns，這里可以看到仿真在舉行了1000ns后就自動(dòng)停止了，雙擊“end time”，會(huì)彈出6.22所示的對(duì)話框，可以對(duì)仿真時(shí)光舉行修

7、改。在設(shè)置好時(shí)鐘頻率、時(shí)鐘建立時(shí)光和保持時(shí)光后，假如要修改，挑選“test bench”/“rescale timing”會(huì)彈出6.23所示對(duì)話框，可以對(duì)時(shí)鐘設(shè)置舉行修改。圖6.22 修改仿真時(shí)光對(duì)話框 圖6.23 修改時(shí)鐘設(shè)置對(duì)話框這此設(shè)計(jì)中除時(shí)鐘信號(hào)外，rst和sw7:0為輸入信號(hào)，需要對(duì)rst和sw的波形舉行編輯，編輯辦法也比較容易，單擊圖中的藍(lán)色區(qū)域就可以轉(zhuǎn)變波形，按照仿真需要可隨意設(shè)置波形，在這里設(shè)置仿真波形6.24所示。圖6.24 編輯波形圖波形圖編輯完畢后，單擊“保存”按鈕，系統(tǒng)會(huì)為工程自動(dòng)添加“test.tbw”文件。選中此文件，在當(dāng)前資源操作(process for sour

8、ce)視窗中，可以看到“view generated test bench as hdl”選項(xiàng)，6.25所示。圖6.25 生成測(cè)試激勵(lì)波形文件后的資源視窗雙擊此選項(xiàng)，系統(tǒng)就會(huì)按照設(shè)置的波形自動(dòng)生成測(cè)試激勵(lì)文件的源代碼，6.26所示。圖6.26 系統(tǒng)按照編輯的波形生成的測(cè)試代碼(3)對(duì)設(shè)計(jì)工程舉行功能仿真。ise simulator中提供了兩種級(jí)別的仿真：功能仿真和布局布線后仿真，功能仿真可以驗(yàn)證代碼功能的正確性，布局布線后生成的仿真時(shí)延文件包含的時(shí)延信息最全，不僅包含門延時(shí)，還包括實(shí)際布線延時(shí)，所以布線后仿真最精確，能較好地反映芯片的實(shí)際工作狀況。按上述步驟用hdl bencher生成測(cè)試激勵(lì)

9、波形文件后，就可對(duì)設(shè)計(jì)工程舉行仿真了，首先驗(yàn)證設(shè)計(jì)功能的正確性，先對(duì)工程舉行功能仿真。功能仿真時(shí)在工程資源(sources in project)視窗中挑選波形文件(test.tbw)，在當(dāng)前資源操作(process for source)視窗中，雙擊simulate behavioral model(6.25所示)，得到功能仿真結(jié)果6.27所示。圖6.27 功能仿真結(jié)果觀看波形時(shí)，左上角有幾個(gè)按鍵。單擊可放置一條線，用于觀查某一特定時(shí)刻的值。用于測(cè)量時(shí)光間隔。用于尋覓前一個(gè)或下一個(gè)信號(hào)升高沿，主要用于在測(cè)量時(shí)光間隔時(shí)，定位測(cè)量直線。另外，ise simulator在仿真過(guò)程中會(huì)自動(dòng)推斷仿真過(guò)

10、程中是否會(huì)有錯(cuò)誤發(fā)生，假如有錯(cuò)誤發(fā)生，會(huì)在tx_error下顯示出來(lái)，tx_error會(huì)自動(dòng)統(tǒng)計(jì)錯(cuò)誤的個(gè)數(shù)并顯示，并且在simconsole信號(hào)視窗中顯示正確的數(shù)值和實(shí)際仿真得到的數(shù)據(jù)，用戶可按照這些信息，對(duì)源代碼舉行修改。(4)布局布線后仿真。功能仿真測(cè)試功能正確后，就可以根據(jù)ise下的設(shè)計(jì)流程對(duì)工程舉行綜合及布局布線。布局布線后，就可以對(duì)工程舉行布局布線后仿真。布局布線仿真時(shí)在工程資源(sources in project)視窗中挑選波形文件(test.tbw)。在當(dāng)前資源操作(process for source)視窗中，雙擊simulate post-place&route m

11、odel(6.25所示)，得到布局布線后仿真結(jié)果6.28所示。圖6.28 布局布線后仿真結(jié)果6.28所示，布局布線后仿真結(jié)果與功能仿真結(jié)果相比，有了較大的延遲，這主要與代碼中組合規(guī)律設(shè)置有關(guān)，在布局布線仿真后，因?yàn)榧尤肓搜訒r(shí)信息可能會(huì)造勝利能的不正確，用戶可以通過(guò)改寫代碼或添加相應(yīng)的時(shí)序約束，來(lái)優(yōu)化設(shè)計(jì)，布局布線后仿真在工程設(shè)計(jì)中占有很重要的地位，需要花很長(zhǎng)時(shí)光來(lái)不斷地仿真和優(yōu)化設(shè)計(jì)。3.小結(jié)本節(jié)通過(guò)一個(gè)詳細(xì)的實(shí)例介紹了ise下自帶仿真工具ise simulator的用法。ise simulator的特點(diǎn)是可以通過(guò)hdl bencher在圖形界面下編輯波形，不需要用戶編寫測(cè)試代碼，用法便利。用戶也可以在hdl bencher下完成波形編輯生成測(cè)試代碼后，調(diào)用仿真。通過(guò)這個(gè)例子，希翼用戶能夠把握ise simulator的基本使用，認(rèn)識(shí)仿真的基本流程。仿真在fpga的設(shè)計(jì)當(dāng)中占有很重要位置，可以說(shuō)設(shè)計(jì)者的大部分工作都是在做仿真，惟獨(dú)仿真結(jié)果達(dá)到要求了，才會(huì)映射到實(shí)際，然后在線調(diào)試。在這里推舉大家自己編寫測(cè)試激勵(lì)文件。由于在一些復(fù)雜的設(shè)計(jì)當(dāng)中，