門控時鐘單元IP核設計

1、    門控時鐘單元ip核設計    陳志強潘蘭芳韓安太吳秀山摘要:門控時鐘是vlsi設計中降低功耗的一種主要技術,將門控時鐘設計為一個獨立的ip,可以降低設計的復雜性。在對門控時鐘的基本工作原理和結構分析的基礎上,本文給出了將門控時鐘單元電路設計為一個獨立ip核的設計流程,并生成了系統(tǒng)物理設計和驗證階段所需要的庫文件。設計結果已成功地應用于高性能、低功耗嵌入式cpu的設計。關鍵詞:門控時鐘單元;ip核;低功耗;靜態(tài)時序分析 中圖分類號:tn47 文獻標識碼:a1引 言在同步電路中,每個時序單元都有一個時鐘信號,時鐘信號通過時鐘網絡連接到各個時序單元,時

2、鐘網絡能夠提供足夠的驅動并且能將時鐘偏移控制在一定的范圍內。但是由于時鐘信號在系統(tǒng)工作期間不斷地翻轉,以及時鐘網絡的產生使線網電容增加,導致系統(tǒng)功耗增加,當時序單元中寄存器的狀態(tài)不需要改變或者一些功能模塊(如alu,內存,fpu等)在某一個時間段空閑時,關閉其時鐘信號是降低時序電路時鐘信號功耗的一種有效途徑。有研究表明,數字計算機中時鐘信號的功耗占總功耗的15%-45%之多1。門控時鐘技術1-4能夠有效減少電路中的冗余翻轉,將空閑電路模塊的時鐘信號臨時關閉以減小電路的功耗,是一種重要的降低時鐘信號功耗的方法。通常門控時鐘引入是在設計的邏輯綜合階段,加入門控時鐘綜合腳本,在設計中插入門控時鐘結構

3、。但是門控時鐘結構中有一個鎖存器,這樣在綜合階段和后續(xù)的靜態(tài)時序分析(sta)、自動測試模式生成(atpg)、時鐘樹綜合(cts)等步驟中都要特別考慮門控時鐘結構,增加了后續(xù)工作量,延長了設計的tape-out時間。但是如果將門控時鐘結構做成一個獨立的ip(intellectual property,知識產權),就能像標準單元一樣使用,降低了設計測試的復雜性4。本文詳細分析了門控時鐘的基本工作原理和組成結構,并給出了將門控時鐘單元電路設計為一個獨立ip的流程。設計的門控時鐘單元ip核已成功地應用于嵌入式cpu-ckxxx(xxx為隱去的型號)的設計中。2門控時鐘基本工作原理和結構asic設計中

4、一般采用上升沿觸發(fā)的d觸發(fā)器來組成寄存器和/或存儲單元,如果d觸發(fā)器要保持前一個狀態(tài)的值,一般采用如圖1所示的mux電路。在圖1中,當寄存器狀態(tài)需要改變時,gate端使能,輸入端信號通過mux進入d觸發(fā)器,觸發(fā)器的時鐘一直有效,即使在gate關閉時,d觸發(fā)器也在工作。在存在大量的總線和寄存器組的設計中,這些冗余的翻轉會消耗大量的功耗。如果可以使用一個門控時鐘單元替代mux,芯片的面積也將減小,功耗也就相應降低。門控時鐘的基本原理如圖2所示。當q值相對于前一個時鐘周期保持穩(wěn)定或者不需要數據通路的輸出時,使enable=0,屏蔽時鐘信號clk,否則enable=1,使電路處于正常工作狀態(tài)。對于上升

5、沿觸發(fā)的觸發(fā)器,門控時鐘的原理如圖3所示,它在邏輯功能上與圖1所示的電路相同,當en=1時,時鐘信號被屏蔽,gclk端沒有時鐘信號;當en=0時,時鐘信號正常。但是,必須保證en在時鐘的前半周期達到穩(wěn)定。如果改用與門實現上升沿觸發(fā)器的門控時鐘,即使en在時鐘的前半周期達到穩(wěn)定,gclk也會出現毛刺,所以上升沿觸發(fā)器的門控時鐘一般利用或門實現。但是如果,en信號在時鐘的后半周期達到穩(wěn)定,也會有毛刺出現。為了解決這個問題,在或門的前面加一個鎖存器,這樣不管en信號何時達到,毛刺都不會傳遞到gclk可以阻止。圖2中虛線框內是改進后的門控時鐘結構,引入鎖存器以后,要將或門改為與門,否則gate信號為高

6、電平時會將時鐘信號屏蔽,導致時鐘信號不能達到gclk端。鎖存器保證了gate信號只有在clk發(fā)生當d觸發(fā)器的狀態(tài)不需要改變時,gate信號為0,這時gclk端沒有時鐘信號,觸發(fā)器的狀態(tài)保持不變,這樣就可以使d觸發(fā)器在狀態(tài)不需要改變時關閉觸發(fā)端的時鐘信號,從而達到降低功耗的目的。圖5顯示了門控時鐘工作波形。3建立門控時鐘單元由于foundry提供的免費單元庫沒有門控時鐘單元,為了節(jié)約設計成本,門控時鐘單元需要自行設計。一個完整的門控時鐘單元庫需要建立以下庫文件:用于版圖編輯的gds2文件、用于綜合和布局布線的timing model(*.db格式和*.lib格式)和lef文件、用于lvs的spi

7、ce網表。下面給出基于tsmc18標準單元庫將圖2所示的結構設計為一個物理門控時鐘結構單元的步驟。3.1 門控時鐘單元結構的verilog hdl描述下面為一個邏輯時鐘單元的verilog硬件描述:#file name: gated_cell.vmodule gated_cell (clk_in, se, external_en, clk_out);input clk_in, se, external_en;output clk_out;wire clk_en_af_latch, n1;tlatnx4 clk_en_af_latch_reg ( .d(external_en), .gn(clk

8、_in), .q(clk_en_af_latch) );oai21x4 u1 (.a0(se), .a1(clk_en_af_latch), .b0(clk_in), .y(n1) );clkinvx20 u2 ( .a(n1), .y(clk_out) );endmodule其中clk_in, se, external_en和clk_out分別對應于圖2中的clk, scan_enable, gate和gclk,實例tlatnx4, oai21x4和clkinvx20的尺寸是根據全局設計中的驅動能力在標準單元庫中選擇的。3.2 產生門控時鐘單元的版圖描述gds2文件和lef文件利用商業(yè)化的布

9、圖布線工具產生門控時鐘的gds2文件。這里以cadence版圖設計工具se來說明門控時鐘的版圖描述gds2文件的設計過程。(1) 讀入標準單元庫的lef(library exchange format,庫交換格式)文件;讀入標準單元庫timing model gcf(general constraints format)文件;讀入門控時鐘單元的verilog hdl網表文件和標準單元的verilog hdl網表文件tsmc18.v。(2) 初始化預布局(initialize floorplan),放置設計單元,布線。(3) 在se中導出門控時鐘單元的gds2文件和lef文件。(4) 這里產生的

10、gds2文件是通過讀入標準單元的lef文件產生的,不包含其中三個標準單元的版圖信息。所以要將se導出的gds2文件和foundry提供的標準單元的gds2文件讀入cadence的工具virtuso,然后從virtuso中再導出包含三個標準單元版圖信息的完整的gds文件。生成的版圖如圖6所示。3.3 timing model的產生timing model提供單元的時序信息,在物理設計階段用于時序分析和時序優(yōu)化。primetime是synopsys公司的靜態(tài)時序分析工具,這里借助primetime來提取門控時鐘單元的timing model。下面給出了min/max時序分析分析用timing mo

11、del的產生步驟,獨立的min,typical,max分析用的timing model的產生步驟也是如此,只不過產生過程用的命令有些許變化(可以參考synopsys的幫助文檔)。(1) 定義搜索和連接路徑;讀入標準單元庫的timing model文件用到的命令:set link_path; set search_path; read_min_max_lib。(2) 讀入門控時鐘單元的verilog hdl描述設計,設定連線模型和運行環(huán)境,設定時鐘信號。用到的命令:read_db; link_design; set_wire_load_model; set_operating_condition

12、s; create_clock.(3)提取門控時鐘的timing model。命令和設定如下:set extract_model_conservative trueset extract_model_tolerance 0.02set extract_model_transition_limit 5.0set extract_model_capacitance_limit 64set extract_model_min_resolution 0.01set extract_model_min_delay_threshold 35.0extract_model -output ./model_m

13、in_max -operating_conditions max min -format db lib -library_cell - test_design(4)打開產生的*.lib文件,將對應的引腳名改為圖中所示引腳名。由于*.lib文件可以進行編輯而*.db文件不能,所以將修改后的*.lib文件再讀入primetime,重新提取修正過的db文件。3.4 lvs用的spice網表文件的產生運用mentor公司的calibre生成門控時鐘單元的spice網表文件,產生的網表文件用于對這個設計進行l(wèi)vs時引用。命令格式如下:v2lvs v ./verilog/clock_gating_cell

14、.v o ./lvs_netlist/clock_gating_cell.sp經過以上步驟,生成了物理設計階段門控時鐘單元的庫文件,利用這些庫文件,就能夠在設計中將建立的門控時鐘單元像標準單元一樣使用。在布局布線優(yōu)化、時序優(yōu)化和功耗優(yōu)化時不需要額外考慮門控時鐘單元具體版圖信息、時序信息。4門控時鐘單元在嵌入式低功耗高性能cpu-ckxxx中的應用ckxxx(xxx為隱去的型號)是一個“32位高性能低功耗嵌入式cpu,其中包含大量的總線和寄存器組,這種結構適合于使用門控時鐘,由于使用一個門控時鐘單元ip可以替代多個mux,減小芯片面積,降低芯片物理設計的復雜性。利用上述流程設計的ip已成功地應用

15、于ckxxx的設計中,圖7中白色的框為門控時鐘ip核單元的分布。流片后的測試表明,采用門控時鐘單元ip設計的ckxxx工作正常。門控時鐘單元ip在ckxxx設計中的應用,降低了sta的復雜性和其它后續(xù)的工作量,縮短了該芯片的tape-out時間,降低了芯片了功耗和面積,提升了設計的時序性能,提高了產品的整體性能。5結論將門控時鐘單元電路設計成一個獨立的ip,可以降低芯片物理設計階段的復雜性,減小芯片的面積,提升系統(tǒng)的時序性能,保證設計的成功率。首先根據門控時鐘結構的verilog hdl描述,在tsmc18工藝庫的基礎上生成了邏輯綜合階段所需要的庫文件,時序分析所需要的timing model

16、,版圖描述gds2文件和lvs用的spice網表文件。該門控時鐘單元在嵌入式低功耗高性能cpu中的成功應用說明了本文的設計的單元是正確的、有效的。參考文獻1 qing wu, pedram m, and xunwei wu, clock-gating and its application to low power design of sequential circuitsj. circuits and systems i: fundamental theory and applications, ieee transactions on, 2000. 47(3): p. 415-420.2 mukheijee a and marek-sadowska m. clock and power gating with timing closurej. design & test of computers, ieee, 2003. 20(3): 32-39.3 darren jones, how to successfully use gated clocking in an asic designc. boston: snug report, 2002.