FPGA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū)(2015)

1、FPGA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū)安全操作注意事項(xiàng)1、接插下載電纜前，請(qǐng)務(wù)必關(guān)閉開(kāi)發(fā)板開(kāi)關(guān)，避免損壞下載電纜或?qū)嶒?yàn)箱器件。2、操作過(guò)程中應(yīng)防止靜電，手指不可以接觸開(kāi)發(fā)板的擴(kuò)展口引腳。3、保持實(shí)驗(yàn)室整潔。4、小心輕放，避免不必要的硬件損傷或者人身受傷。實(shí)驗(yàn)一 Quartus ii軟件的操作使用一、實(shí)驗(yàn)?zāi)康?1、 熟悉Quartus II軟件的使用； 2、 掌握用原理圖輸入法和硬件描述語(yǔ)言（Verilog HDL）兩種方法來(lái)設(shè)計(jì)邏輯電路； 3、 通過(guò)電路的仿真及驗(yàn)證，進(jìn)一步了解2選1多路選擇器的功能； 二、實(shí)驗(yàn)內(nèi)容1、用原理圖輸入法來(lái)設(shè)計(jì)2選1多路選擇器參照按圖1-1所示來(lái)編輯完成2選1多路選擇器的原理圖輸入

2、，其中a、b、為數(shù)據(jù)輸入端，sl為控制輸入端，out為2選1多路選擇器輸出端。圖1-1 2選1多路選擇器原理圖2、用Verilog HDL硬件描述語(yǔ)言來(lái)設(shè)計(jì)數(shù)據(jù)選擇器三、實(shí)驗(yàn)儀器、設(shè)備及材料 電腦、EDA軟件、實(shí)驗(yàn)箱、下載電纜。四、實(shí)驗(yàn)原理2選1多路選擇器的RTL圖及真值表如圖1-2及表1-1所示。圖1-2 2選1多路選擇器的RTL圖表1-1 2選1多路選擇器的真值表選擇輸入sl輸出out0a1b五、重點(diǎn)、難點(diǎn) 本實(shí)驗(yàn)技術(shù)重點(diǎn)在于理解2選1多路選擇器的功能后，用原理圖輸入法和硬件描述語(yǔ)言（Verilog HDL）兩種方法來(lái)設(shè)計(jì)該邏輯電路。六、實(shí)驗(yàn)步驟（一）原理圖輸入法的設(shè)計(jì)步驟：進(jìn)入Windo

3、ws 操作系統(tǒng)，雙擊Quartus II圖標(biāo)，啟動(dòng)軟件。1、單擊File New Project Wizard菜單，輸入文件名路徑與設(shè)計(jì)項(xiàng)目的名字mux21a，點(diǎn)擊finish, 建立設(shè)計(jì)項(xiàng)目。點(diǎn)擊Assignment Device菜單，選擇器件（本設(shè)計(jì)選用cyclone 系列的EP4CE6E22C8）。2、啟動(dòng)菜單File New，選擇Block Diagram/Schematic File，點(diǎn)OK，啟動(dòng)原理圖編輯器。畫(huà)出圖1-1（在原理圖空白處雙擊，會(huì)出現(xiàn)元件選擇對(duì)話框，在name處輸入元件名，點(diǎn)OK完成元件放置。把鼠標(biāo)移到元件引腳附近，則鼠標(biāo)光標(biāo)自動(dòng)由箭頭變?yōu)槭郑醋∈髽?biāo)右鍵拖動(dòng)，即可

4、畫(huà)出連線）。默認(rèn)存盤(pán)名為mux21a，保存。圖1-1 mux21a原理圖項(xiàng)目導(dǎo)航欄內(nèi)容如下（依次為層次標(biāo)簽、文件標(biāo)簽、設(shè)計(jì)單元標(biāo)簽）。選用的FPGA器件型號(hào)，雙擊可修改項(xiàng)目名稱3、綜合和分析點(diǎn)擊菜單欄上分析和綜合紅色箭頭所指的工具圖標(biāo)，可以為下一步功能仿真作準(zhǔn)備（注意功能仿真需要產(chǎn)生網(wǎng)表文件）。上圖快捷工具欄中主要用到的快捷操作按鈕英文含義如下：Project navigator 項(xiàng)目導(dǎo)航；Device 器件選擇；Setting 環(huán)境設(shè)置；Pin planner 引腳鎖定；Start compilation 全程編譯；Start analysis & synthesis 分析和綜合4、

5、引腳鎖定點(diǎn)擊菜單欄上pin planner紅色箭頭所指的工具圖標(biāo)，進(jìn)行引腳鎖定，引腳編號(hào)請(qǐng)查閱原理圖。5、全程編譯點(diǎn)擊菜單欄上全程編譯紅色箭頭所指的工具圖標(biāo)，可以進(jìn)行全程編譯。6、編譯無(wú)誤后，用下載電纜通過(guò)JTAG接口將對(duì)應(yīng)的mux21a.sof文件下載到FPGA中。7、觀察實(shí)驗(yàn)結(jié)果是否與仿真結(jié)果相吻合。 （二）用Verilog HDL語(yǔ)言完成的設(shè)計(jì)步驟：與（一）大體類似，只是在其第步時(shí)選擇verilog hdl file，點(diǎn)擊OK后，鍵入下列代碼：module mux21a (out,a,b,sl);output out;input a,b,sl;reg out;always(a,b,sl)

6、case(sl)0:out=a;1:out=b;default:out=1'bz;endcaseendmodule七、實(shí)驗(yàn)報(bào)告要求寫(xiě)出用Verilog HDL設(shè)計(jì)mux21a的主要過(guò)程。八、實(shí)驗(yàn)注意事項(xiàng)用原理圖輸入法和Verilog HDL語(yǔ)言兩種方法所做的設(shè)計(jì)，一定要建兩個(gè)不同的工程，并放在不同的目錄中，且目錄路徑中千萬(wàn)不要出現(xiàn)中文字符。實(shí)驗(yàn)二 組合邏輯電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)Verilog HDL基本語(yǔ)法；2、鞏固Quartus II環(huán)境下的Verilog HDL編程設(shè)計(jì)的基礎(chǔ)二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)一個(gè)四線至二線編碼器，其真值表如下：表2.

7、1 四線至二線編碼器的真值表1、 設(shè)計(jì)一個(gè)2位信號(hào)的比較器，該比較器的電路符號(hào)如圖2.1所示。圖2.1 比較器電路符號(hào)引腳說(shuō)明：A、B皆為二位信號(hào)；CLK為時(shí)鐘脈沖輸入；RST為清除控制信號(hào)。AGTB：當(dāng)A>B時(shí)，其值為1，否則為0；AEQB：當(dāng)A=B時(shí)，其值為1，否則為0；ALTB：當(dāng)A<B時(shí)，其值為1，否則為0；3、設(shè)計(jì)一個(gè)四位全加器。四、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，管腳分配，硬件測(cè)試結(jié)果等內(nèi)容。實(shí)驗(yàn)三 時(shí)序邏輯電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康睦斫庥|發(fā)器概念，掌握時(shí)序器件的Verilog HDL語(yǔ)言程序設(shè)計(jì)的方法二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、

8、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)以下內(nèi)容：1、 基本的D觸發(fā)器；2、 同步復(fù)位的D觸發(fā)器；3、 異步復(fù)位的D觸發(fā)器；4、 同步置位/復(fù)位的D觸發(fā)器；四、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，管腳分配；并提交其仿真結(jié)果及分析。 實(shí)驗(yàn)四 一般計(jì)數(shù)器的設(shè)計(jì)及數(shù)碼管顯示一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試；2、掌握原理圖與文本混合設(shè)計(jì)方法；3、學(xué)習(xí)硬件掃描顯示電路的設(shè)計(jì)方法。二、主要儀器設(shè)備計(jì)算機(jī)1臺(tái)，F(xiàn)PGA開(kāi)發(fā)板1套。三、實(shí)驗(yàn)原理1、將50分頻為；2、設(shè)計(jì)1個(gè)模為24的8421BCD碼加法計(jì)數(shù)器。3、將分頻或計(jì)數(shù)結(jié)果在數(shù)碼管上顯示。五、實(shí)驗(yàn)報(bào)告要求根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括仿真結(jié)果及

9、分析、硬件實(shí)現(xiàn)、硬件測(cè)試等內(nèi)容。實(shí)驗(yàn)五 樂(lè)曲硬件演奏電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)設(shè)計(jì)硬件樂(lè)曲演奏電路以及相關(guān)的控制電路二、主要儀器設(shè)備FPGA開(kāi)發(fā)板1臺(tái)，計(jì)算機(jī)1臺(tái)三、實(shí)驗(yàn)原理與利用微處理器(CPU或MCU)來(lái)實(shí)現(xiàn)樂(lè)曲演奏相比，以純硬件完成氣脈邏輯要復(fù)雜一些。本實(shí)驗(yàn)設(shè)計(jì)項(xiàng)目作為梁祝樂(lè)曲演奏電路的實(shí)現(xiàn)。硬件樂(lè)曲演奏電路頂層模塊由個(gè)子模塊電路構(gòu)成。其詳細(xì)實(shí)現(xiàn)原理參考教材.200四、實(shí)驗(yàn)內(nèi)容1、定制音符數(shù)據(jù)ROM_MUSIC。2、完成系統(tǒng)仿真調(diào)試和硬件驗(yàn)證。3、（選做內(nèi)容）在模塊MUSIC內(nèi)填入新的樂(lè)曲。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括仿真結(jié)果及分析、硬件實(shí)現(xiàn)、硬件測(cè)試等內(nèi)容。實(shí)驗(yàn)六 M

10、odelSim 仿真測(cè)試一、實(shí)驗(yàn)?zāi)康?、掌握一般計(jì)數(shù)器的ModelSim 仿真測(cè)試方法。二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、實(shí)驗(yàn)原理以下是2選一多路選擇器的verilog結(jié)構(gòu)描述程序：下面是它的測(cè)試模塊：四、ModelSim仿真步驟見(jiàn)參考資料ModelSim操作簡(jiǎn)介五、實(shí)驗(yàn)內(nèi)容試設(shè)計(jì)一個(gè)含異步復(fù)位、同步計(jì)數(shù)使能和可預(yù)置的十進(jìn)制計(jì)數(shù)器，請(qǐng)寫(xiě)出它的Verilog 程序和test bench模塊，并在ModelSim軟件平臺(tái)上進(jìn)行仿真測(cè)試。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括verilog源程序和verilog test bench程序，并繪出仿真波形圖，總結(jié)ModelSim仿真的

11、主要工作流程。實(shí)驗(yàn)七 1011序列檢測(cè)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器；2、進(jìn)一步熟悉TEST BENCH的編寫(xiě)方法。二、主要儀器設(shè)備FPGA開(kāi)發(fā)板1臺(tái)；Quartus II12.0開(kāi)發(fā)軟件；ModelSim仿真軟件。三、實(shí)驗(yàn)要求1、程序中時(shí)鐘頻率為1Hz;2、數(shù)字碼流為“1011011001”。3、用開(kāi)發(fā)板和ModelSim驗(yàn)證實(shí)驗(yàn)結(jié)果。四、實(shí)驗(yàn)原理序列檢測(cè)器的邏輯功能：序列檢測(cè)器就是將一個(gè)指定的序列從數(shù)字碼流中識(shí)別出來(lái)。本例中，將設(shè)計(jì)一個(gè)“1011”序列的檢測(cè)器。設(shè)為數(shù)字碼流輸入，為檢出輸出標(biāo)記，高電平表示“發(fā)現(xiàn)指定序列”，低電平表示“沒(méi)有發(fā)現(xiàn)指定序列”?？紤]數(shù)字碼流為“10

12、11011001”，則如表7.1所示。表7.1序列檢測(cè)器的邏輯功能時(shí)鐘67891011X1011011001Z0001001000由表可見(jiàn)，在時(shí)鐘，碼流中出現(xiàn)“1011”，對(duì)應(yīng)輸出Z在第個(gè)時(shí)鐘輸出高電平“1”，表示“發(fā)現(xiàn)指定序列”。同時(shí)注意，在時(shí)鐘47，Z還有一次輸出，但它與第一次檢出的序列重疊。設(shè)電路的初始狀態(tài)為“IDLE”。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括狀態(tài)轉(zhuǎn)換圖、程序源代碼（含序列檢測(cè)器及其testbench），軟件編譯summary（Quartus ii 12.0全程編譯報(bào)告和ModelSim編譯報(bào)告），ModelSim仿真結(jié)果及結(jié)果分析，硬件測(cè)試情況等內(nèi)容。選做實(shí)驗(yàn)一

13、 交通燈設(shè)計(jì)及仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)動(dòng)態(tài)數(shù)碼管的工作原理；2、實(shí)現(xiàn)FPGA對(duì)四位動(dòng)態(tài)數(shù)碼管的控制；3、學(xué)習(xí)設(shè)計(jì)硬件樂(lè)曲演奏電路以及相關(guān)的控制電路；3、熟悉模塊化編程的操作流程。二、主要儀器設(shè)備EDA實(shí)驗(yàn)系統(tǒng)1臺(tái)PC機(jī)三、實(shí)驗(yàn)內(nèi)容編寫(xiě)時(shí)序控制程序，實(shí)現(xiàn)東西、南北向的交通燈計(jì)數(shù)并亮燈的程序。并用modelsim進(jìn)行仿真測(cè)試。東西、南北方向紅燈、綠燈亮的時(shí)間各為30秒，黃燈亮?xí)r間為3秒；表7.1 交通燈控制器的狀態(tài)轉(zhuǎn)換表主程序設(shè)計(jì)提示：（1）為了實(shí)現(xiàn)計(jì)時(shí)，需要設(shè)計(jì)一個(gè)分頻器子程序，輸出周期為1秒的時(shí)鐘信號(hào)；采用倒計(jì)時(shí)形式，需要設(shè)計(jì)減法計(jì)時(shí)器；（2）為了在七段數(shù)碼管上正確顯示十進(jìn)制數(shù)據(jù)，需要設(shè)計(jì)

14、一個(gè)譯碼器；（3）主程序使用case語(yǔ)句，采用有限狀態(tài)機(jī)的方式設(shè)計(jì)。四、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)方案，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。選做實(shí)驗(yàn)二 秒表的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、實(shí)現(xiàn)FPGA對(duì)四位動(dòng)態(tài)數(shù)碼管的控制；2、熟悉模塊化編程的操作流程二、主要儀器設(shè)備EDA/SOPC實(shí)驗(yàn)系統(tǒng)1臺(tái)三、實(shí)驗(yàn)要求1、秒表的最小計(jì)時(shí)單位為0.1秒；2、設(shè)計(jì)的秒表能夠?qū)崿F(xiàn)暫停和繼續(xù)計(jì)時(shí)的功能。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。選做實(shí)驗(yàn)三 出租車(chē)計(jì)費(fèi)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?了解出租車(chē)計(jì)費(fèi)器的工作原理。2學(xué)會(huì)用Verilog HDL

15、 語(yǔ)言編寫(xiě)正確的七段碼管顯示程序。3掌握用Verilog HDL編寫(xiě)復(fù)雜功能模塊。4掌握電機(jī)測(cè)速、顯示電器、計(jì)數(shù)電路的設(shè)計(jì)方法。5熟悉狀態(tài)機(jī)在數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用二、主要儀器設(shè)備EDA/SOPC實(shí)驗(yàn)系統(tǒng)1臺(tái)三、實(shí)驗(yàn)原理出租車(chē)計(jì)費(fèi)器一般都是按公里計(jì)費(fèi)，通常是起步價(jià)xx 元（xx 元可以行走2 公里），然后再是xx 元/公里。所以要完成一個(gè)出租車(chē)計(jì)費(fèi)器，就要有兩個(gè)計(jì)數(shù)單位，一個(gè)用來(lái)計(jì)公里，另外一個(gè)用來(lái)計(jì)費(fèi)用。通常在出租車(chē)的輪子上都有傳感器，用來(lái)記錄車(chē)輪轉(zhuǎn)動(dòng)的圈數(shù)，而車(chē)輪子的周長(zhǎng)是固定的，所以知道了圈數(shù)自然也就知道了里程。在這個(gè)實(shí)驗(yàn)中，就要模擬出租車(chē)計(jì)費(fèi)器的工作過(guò)程，用直流電機(jī)模擬出租車(chē)輪子，通過(guò)傳

16、感器，可以得到電機(jī)每轉(zhuǎn)一周輸出一個(gè)脈沖波形。結(jié)果的顯示用8 個(gè)七段碼管，前四個(gè)顯示里程，后四個(gè)顯示費(fèi)用。在設(shè)計(jì)verilog 程序時(shí)，首先在復(fù)位信號(hào)的作用下將所有用到的寄存器進(jìn)行清零，然后開(kāi)始設(shè)定到起步價(jià)記錄狀態(tài)，在此狀態(tài)時(shí)，在起步價(jià)規(guī)定的里程里都一直顯示起步價(jià)，直到路程超過(guò)起步價(jià)規(guī)定的里程時(shí)，系統(tǒng)轉(zhuǎn)移到每公里計(jì)費(fèi)狀態(tài)，此時(shí)每增加一公里，計(jì)費(fèi)器增加相應(yīng)的費(fèi)用。為了便于顯示，在編寫(xiě)過(guò)程中的數(shù)據(jù)用BCD 碼來(lái)顯示，這樣就不存在數(shù)據(jù)格式轉(zhuǎn)換的問(wèn)題。比如表示一個(gè)三位數(shù)，那么就分別用四位二進(jìn)制碼來(lái)表示，當(dāng)個(gè)位數(shù)字累加大于9時(shí)，將其清零，同時(shí)十位數(shù)字加1，依此類推。四、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)一

17、個(gè)簡(jiǎn)單的出租車(chē)計(jì)費(fèi)器，要求是起步價(jià)3 元，準(zhǔn)行1 公里，以后1 元/公里。顯示部分的七段碼管掃描時(shí)鐘選擇時(shí)鐘模塊的1KHz，電機(jī)模塊的跳線選擇GND 端，這樣通過(guò)旋鈕電機(jī)模塊的電位器，即可達(dá)到控制電機(jī)轉(zhuǎn)速的目的。另外用按鍵模塊的S1 來(lái)作為整個(gè)系統(tǒng)的復(fù)位按鈕，每復(fù)位一次，計(jì)費(fèi)器從頭開(kāi)始計(jì)費(fèi)。直流電機(jī)用來(lái)模擬出租車(chē)的車(chē)輪子，沒(méi)轉(zhuǎn)動(dòng)一圈認(rèn)為是行走1 米，所以每旋轉(zhuǎn)1000 圈，認(rèn)為車(chē)子前進(jìn)1 公里。系統(tǒng)設(shè)計(jì)是需要檢測(cè)電機(jī)的轉(zhuǎn)動(dòng)情況，每轉(zhuǎn)一周，計(jì)米計(jì)數(shù)器增加1。七段碼管顯示要求為前4 個(gè)顯示里程，后3 個(gè)顯示費(fèi)用。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件

18、測(cè)試等內(nèi)容。選做實(shí)驗(yàn)四 頻率計(jì)的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康? 了解頻率計(jì)的工作原理。2 體會(huì)FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)方面的靈活性。3 掌握Verilog HDL 在測(cè)量模塊設(shè)計(jì)方面的技巧。二、主要儀器設(shè)備EDA/SOPC實(shí)驗(yàn)系統(tǒng)1臺(tái)、信號(hào)源1臺(tái)三、實(shí)驗(yàn)原理所謂頻率就是周期性信號(hào)在單位時(shí)間（1s）內(nèi)變化的次數(shù)。若在一定時(shí)間間隔T（也稱閘門(mén)時(shí)間）內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)為N，則其頻率可表示為fN/T由上面的表示式可以看到，若時(shí)間間隔T 取1s，則fN，但是這種頻率計(jì)僅能測(cè)出頻率大于或者等于1Hz 的情況，且頻率越高，精度也越高。實(shí)際應(yīng)用中，頻率計(jì)的閘門(mén)時(shí)間十個(gè)可變量，當(dāng)頻率小于1Hz 是，閘門(mén)時(shí)間

19、就要適當(dāng)放大。本實(shí)驗(yàn)中為了簡(jiǎn)化實(shí)驗(yàn)代碼，閘門(mén)時(shí)間固定為1s，閘門(mén)信號(hào)是一個(gè)0.5Hz 的方波，在閘門(mén)有效（高電平）期間，對(duì)輸入的脈沖進(jìn)行計(jì)數(shù)，在閘門(mén)信號(hào)的下降沿時(shí)刻，所存當(dāng)前的計(jì)數(shù)值，并且清零所有的頻率計(jì)數(shù)器。由于閘門(mén)時(shí)間是1s（0.5Hz 方波），所以顯示的頻率是1s 鐘更新一次，且顯示的內(nèi)容是閘門(mén)下降沿時(shí)鎖存的值。在設(shè)計(jì)頻率計(jì)的時(shí)候，八個(gè)七段碼管最多可以顯示99,999,999Hz，因此在設(shè)計(jì)時(shí)候用八個(gè)4 位二進(jìn)制碼（BCD 碼）來(lái)表示，另外還必須有同樣的八個(gè)4 位二進(jìn)制碼來(lái)對(duì)輸入的頻率進(jìn)行計(jì)數(shù)，在閘門(mén)下降沿的時(shí)候，將后者的值鎖存到前者的8 個(gè)寄存器中。另外為了讀數(shù)方便，在顯示時(shí)需要進(jìn)行判

20、斷，假如頻率的值小于1KHz 并且大于100Hz，那么只顯示三位有效值，其他高位全部不顯示。四、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)一個(gè)頻率計(jì)，系統(tǒng)時(shí)鐘選擇實(shí)驗(yàn)箱時(shí)鐘模模塊的1KHz 時(shí)鐘，閘門(mén)時(shí)間為1s（0.5Hz，需要對(duì)系統(tǒng)時(shí)鐘進(jìn)行2000 分頻），在閘門(mén)為高電平期間，對(duì)輸入的頻率進(jìn)行計(jì)數(shù)，當(dāng)閘門(mén)變低的時(shí)候，記錄當(dāng)前的頻率值，并將頻率計(jì)數(shù)器清零，頻率的顯示每過(guò)2 秒刷新一次。頻率計(jì)的輸入從實(shí)驗(yàn)箱的觀察模塊的探針輸入。五、實(shí)驗(yàn)報(bào)告根據(jù)以上實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)，軟件編譯，仿真結(jié)果及分析，硬件測(cè)試等內(nèi)容。附 錄FPGA接口對(duì)照表復(fù)位信號(hào)信號(hào)名稱對(duì)應(yīng)FPGA引腳RESET240串行接口

21、（RS-232）信號(hào)名稱對(duì)應(yīng)FPGA引腳RXD1195TXD1128RXD2223TXD2222VGA接口信號(hào)名稱對(duì)應(yīng)FPGA引腳R219G218B217HS216VS215PS/2接口信號(hào)名稱對(duì)應(yīng)FPGA引腳CLOCK214DATA213USB接口模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳DB0228DB1233DB2234DB3235DB4236DB5237DB6238DB7239A0227WR224RD225CS208INT207SUSPEND206LCD顯示模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳DB0228DB1233DB2234DB3235DB4236DB5237DB6238DB7239C/D227WR22

22、4RD225CS226以太網(wǎng)接口模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳SA096/38SA195SA294SA393SA488SA587SA686SA785SA884SA983SD098SD1100SD241SD3104SD4106SD5108SD6114SD7116SD899SD9101SD1047SD11105SD12107SD13113SD14115SD15117RD82WR23AEN79INT39RESET21LED顯示模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳D1_198D1_299D1_3100D1_4101D1_541D1_647D1_7104D1_8105D2_1106D2_2107D2_3108D2_4113D2_5114D2_6115D2_7116D2_8117撥檔開(kāi)關(guān)信號(hào)名稱對(duì)應(yīng)FPGA引腳K1153K257K356K455K554K653K750K849按鍵模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳S166S265S364S463S562S661S760S859鍵盤(pán)陣列模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳ROW066ROW165ROW264ROW363COL062COL161COL260COL359七段碼顯示模塊信號(hào)名稱對(duì)應(yīng)FPGA引腳A219B218C214D213E217F216G215DP42SEL043SEL144SEL