數(shù)字濾波器的設(shè)計(jì)

1、摘要i 摘要伴隨技術(shù)的快速進(jìn)步，電子領(lǐng)域的變化也是日新月異，而數(shù)字濾波器因?yàn)槠鋬?yōu)良性能而應(yīng)用廣泛，數(shù)字濾波器是數(shù)字信號(hào)處理的一個(gè)分支。在現(xiàn)實(shí)應(yīng)用中,靈活與實(shí)時(shí)這兩個(gè)特性是信號(hào)處理的基本要求，但是目前來說一般很難滿足這兩個(gè)指標(biāo)。當(dāng) fpga 和電子設(shè)計(jì)自動(dòng)化技術(shù)進(jìn)步越來越快，很多電子設(shè)計(jì)師開始選擇用 fpga 來完成數(shù)字濾波器的設(shè)計(jì),因?yàn)?fpga 不僅可以兼顧系統(tǒng)的靈活性而且實(shí)時(shí)性也可以保障。但是要改變?yōu)V波器的類型即修改其參數(shù)時(shí)，需要設(shè)計(jì)者通過再次變成來進(jìn)行改變,這樣一來設(shè)計(jì)資源產(chǎn)生極大浪費(fèi)。面對(duì)這種現(xiàn)象，采用以多種算法為基礎(chǔ)，在 fpga 下進(jìn)行操作，并且得到程序代碼，在此基礎(chǔ)上需要開發(fā)出相

2、應(yīng)的軟件系統(tǒng),這樣系統(tǒng)資源浪費(fèi)現(xiàn)象可以受到抑制，從而使設(shè)計(jì)的周期極大的縮短。數(shù)字濾波器的方法是濾波器設(shè)計(jì)的關(guān)鍵。由于有限濾波器的線性相位性和時(shí)延的不變性，所以數(shù)字濾波器在實(shí)際應(yīng)用的地位很重要。關(guān)鍵詞：fir 數(shù)字濾波器；fpga；eda 技術(shù) abstractiiabstractwith the development of electronic technology, digital filters with its good characteristics is widely used in various fields. it belongs to the digital signal

3、processing is one of the basic modules. in engineering practice, signal processing of flexibility and real time requirement high, and some existing software and hardware design way is difficult to achieve at the same time the two requirements. with programmable logic devices and eda technology devel

4、opment, the use of fpga to realize digital filters, can also give consideration to the real time and the flexibility of the system, more and more of the electronic engineer the fpga device to realize the filter. however, when the filter filter parameters change, or need hardware engineer to write th

5、e code, which caused a lot of design waste of resources. according to this problem, this paper studies the fpga platform based on all kinds of the design of the digital filter algorithm, based on the algorithm of research that a with all sorts of algorithm to realize the filter code library, and bas

6、ed on this code library development that can automatically generate hardware of software code filter system, thus eliminating the design parameters for the design of change and lead to waste, greatly reducing the filter design cycle. digital signal processing of the discipline of a great progress on

7、 digital filter is the study of the method of design. and fir digital filters can be realized linear phase, the group delay not on frequency change, so in digital signal processing occupied a very important position.keywords: fir digital filters ； fpga；eda technoligy目錄iii 目錄第一章 引言 . 1 第二章 濾波器簡介 .22.

8、1 濾波器的原理.22.2 濾波器的分類.22.2.1 濾波器的基本分類 .22.2.2 根據(jù)“最佳逼近特性”標(biāo)準(zhǔn)分類.32.3 理想濾波器.32.4 實(shí)際濾波器.4第三章 fpga 相關(guān)器件和發(fā)展?fàn)顩r .53.1 fpga 簡介.53.2 fpga 工作原理.63.3 cpld 與 fpga 的關(guān)系.63.4 fpga 的電源 .73.4.1 fpga 使用的電源類型.73.4,2 fpga 的特殊電源要求.73.4.3 fpga 配電結(jié)構(gòu).83.5 fpga 芯片結(jié)構(gòu).83.6 fpga 基本特點(diǎn).10第四章 系統(tǒng)硬件設(shè)計(jì)及外圍硬件配置電路 .154.1 fir 濾波器硬件結(jié)構(gòu)框架 .15

9、4.2 ad 轉(zhuǎn)換電路 .154.3 da 轉(zhuǎn)換電路.174.4 fir 數(shù)字濾波電路 .174.5 濾波效果測試 .19第五章 各模塊的軟件編程及仿真結(jié)果.195.1 數(shù)字濾波器的模塊組成 .195.2 各模塊中的單元. 205.3 部分模塊的編程和仿真 . 21結(jié)論.30參考文獻(xiàn).31致謝.32第一章 引言1第一章 引 言數(shù)字信號(hào)處理和數(shù)字濾波器，廣義來說，數(shù)字信號(hào)處理是一種以數(shù)字技術(shù)為基礎(chǔ)的，對(duì)各種信號(hào)進(jìn)行分析處理的技術(shù)。由于在不同領(lǐng)域的它的作用不同，離散變換快速算法、數(shù)字濾波、譜分析方法現(xiàn)在是其主要應(yīng)用。 數(shù)字電路、系統(tǒng)技術(shù)、pc 機(jī)技術(shù)的發(fā)展愈來愈快，數(shù)字信號(hào)處理技術(shù)也發(fā)展迅速，它的

10、應(yīng)用也越來越受到重視。不同信號(hào)處理方法也不同，有通信信號(hào)，雷達(dá)信號(hào)，遙感信號(hào)，控制信號(hào)，生物醫(yī)學(xué)信號(hào)，地球物理信號(hào)，振動(dòng)信號(hào)的處理等。針對(duì)不同信號(hào)的特點(diǎn)，可把信號(hào)分為語音信號(hào)處理，圖像信號(hào)處理，一維信號(hào)處理和多維信號(hào)處理等。數(shù)字信號(hào)處理的目的是測量模擬信號(hào)和處理后對(duì)它的應(yīng)用比如濾波。在處理信號(hào)的時(shí)候我們通常是把信號(hào)先轉(zhuǎn)換成數(shù)字信號(hào)，然后再進(jìn)行處理，一般用模數(shù)轉(zhuǎn)換器來實(shí)現(xiàn)。處理完后的信號(hào)最終還要進(jìn)一步轉(zhuǎn)換成模擬量輸出，通常用數(shù)模轉(zhuǎn)換器實(shí)現(xiàn)。 數(shù)字信號(hào)處理的設(shè)備基礎(chǔ)依賴于 pc 機(jī)或?qū)Ｓ锰幚碓O(shè)備如數(shù)字信號(hào)處理器（dsp）和專用集成電路（asic）等。數(shù)字信號(hào)處理技術(shù)及設(shè)備具有靈活、準(zhǔn)確、不易被干擾

11、、設(shè)備尺寸小、價(jià)格便宜、運(yùn)行快等優(yōu)點(diǎn)，在這些方面數(shù)字處理要明顯優(yōu)于模擬處理。 數(shù)字信號(hào)主要的方法是離散傅立葉變換(dft)，dft 的應(yīng)用便于 pc 機(jī)處理離散信號(hào)，因?yàn)?dft 可以離散化數(shù)字域與頻域，如此一來算法 fft 就變得更加實(shí)用，fft 的出現(xiàn)減少了 dft 的運(yùn)算量，完全實(shí)現(xiàn)了實(shí)時(shí)的數(shù)字信號(hào)處理。數(shù)字濾波器就是基于數(shù)字信號(hào)處理原理的一種應(yīng)用，是數(shù)字信號(hào)分析中最重要的組成部分之一，與模擬濾波相比，他有精度和穩(wěn)定性高，系統(tǒng)函數(shù)容易改變，靈活性強(qiáng)，便于大規(guī)模集成和實(shí)現(xiàn)多維濾波等功能。在信號(hào)的濾波、檢測和參數(shù)的估計(jì)等方面，經(jīng)典數(shù)字濾波器是使用最廣泛的一種線性系統(tǒng)。本文研究利用 fpga

12、的數(shù)字濾波器設(shè)計(jì)，是現(xiàn)在數(shù)字濾波器發(fā)展趨勢，也是用戶設(shè)計(jì)數(shù)字濾波器的理想載體。第二章 濾波器簡介2第二章 濾波器簡介2.1 濾波器的原理濾波器是一種選頻裝置，特定的頻率成分可以通過，從而極大地衰減其它頻率成分。利用濾波器這種選頻的作用，可以濾除干擾噪聲或進(jìn)行頻譜分析?？偟膩碇v，不論哪種信息傳輸?shù)男诺蓝寄墚?dāng)做一種濾波器。任何檢測的信號(hào)都含有噪聲，而濾波是去除噪聲的基本方法之一。構(gòu)成測試系統(tǒng)的任何一個(gè)環(huán)節(jié)，諸如，機(jī)械制造系統(tǒng)、電氣工程網(wǎng)絡(luò)、儀器儀表甚至連接導(dǎo)線這些領(lǐng)域，一定頻率范圍內(nèi)，頻域特性不同，信號(hào)變換與處理的方法也不同。濾波器在實(shí)際信號(hào)處理中發(fā)揮了不可小看的作用。任何裝置的響應(yīng)特性都是激勵(lì)頻

13、率的函數(shù)，完全可用頻域函數(shù)描述傳輸特性。 簡單介紹下 fir 濾波器。fir 濾波器是直接采用的數(shù)字式設(shè)計(jì)方法。針對(duì)fir 濾波器特征，首先介紹了其線性相位的實(shí)現(xiàn)條件，然后介紹了窗函數(shù)法和頻率抽樣法的設(shè)計(jì)方法。fir 數(shù)字濾波器分兩個(gè)步驟：第一步，由給定頻響容差確定逼近函數(shù)。第二部：由系統(tǒng)函數(shù)表達(dá)式?jīng)Q定系統(tǒng)結(jié)構(gòu)。這里要用到窗函數(shù)設(shè)計(jì)，即使設(shè)計(jì)的濾波器頻率特性與要求的頻率特性在頻域均方誤差在最小的情況下開始逼近。這里我們希望過渡帶足夠小，也就是如果通帶外的頻率成分衰減得越快、越多越好。所以，在設(shè)計(jì) fir 濾波器時(shí)，通過各種方法來逼近理想濾波器。iir 濾波器的設(shè)計(jì)包括：巴特沃思、切比雪夫模擬低

14、通濾波器設(shè)計(jì)；脈沖響應(yīng)不變法和雙線性變換法的數(shù)字化變換方法；數(shù)字高通、帶通和帶阻濾波器的設(shè)計(jì)。第二章 濾波器簡介32.2 濾波器的分類2.2.1 濾波器的基本分類低通濾波器頻率從 0f2， 只要是這部分的信號(hào)可以幾乎無衰減的通過，在這范圍之外的要受到極大的衰減。高通濾波器與低通濾波相反，從 f1的頻率，在這范圍內(nèi)的信號(hào)可以無衰減的通過，而之外的頻率會(huì)很大程度的被削減。 帶通濾波器頻率在 f1f2 之間，這其中的頻率可以無損的通過，而在這范圍外的頻率要受到很大削減。帶阻濾波器頻率在 f1f2 之間，信號(hào)受到很大的衰減，在這范圍外的頻率可以順利通過。濾波器幾乎都可以由低通和高通組成，所以低通濾波器

15、和高通濾波器兩種最基本的形式。2.2.2根據(jù)“最佳逼近特性”標(biāo)準(zhǔn)分類巴特沃斯濾波器巴特沃斯濾波器的幅頻響應(yīng)表達(dá)式如 2-1： （2-1) 貝塞爾濾波器貝塞爾濾波器的特性是延時(shí)不會(huì)出現(xiàn)太大的波動(dòng)。并且。該濾波器的頻率會(huì)隨相移發(fā)生對(duì)應(yīng)變化，且這種變化成正比。它的缺點(diǎn)是幅頻效果不好，從而使用受到很大的影響。切比雪夫?yàn)V波器第二章 濾波器簡介4在功能方面上，切貝雪夫?yàn)V波器也從幅頻逼近，表達(dá)式為 2-2： (2-2 ) 是決定通帶波紋大小的系數(shù)，文波由電抗原件產(chǎn)生；tn 是第一類切貝雪夫多項(xiàng)式。2.3 理想濾波器使通帶內(nèi)信號(hào)的幅值和相位都不失真的濾波器是理想濾波器，阻帶內(nèi)的頻率成分都衰減為零的濾波器，其阻

16、帶和通帶之間有明顯的分界線。換句話說，理想濾波器在通帶外的幅頻特性應(yīng)為零；在通帶內(nèi)，幅頻特性為常數(shù)，相頻特性的斜率為常值。理想低通濾波器的頻率響應(yīng)函數(shù),表達(dá)式為 2-3: (2-3)2.4 實(shí)際濾波器基本參數(shù)理想帶通（虛線）和實(shí)際帶通（實(shí)線）濾波器的幅頻特性。理想濾波器的特性只需用截止頻率描述，而實(shí)際濾波器的特性曲線無明顯的轉(zhuǎn)折點(diǎn)，兩截止頻率之間的幅頻特性也非常相似，故需用更多參數(shù)來描述。理想濾波器是不存在的，通帶和阻帶在實(shí)際濾波器的幅頻特性之間應(yīng)沒有嚴(yán)格的界限。在通帶和阻帶之間存在一個(gè)過渡帶。紋波幅度 d濾波器的幅頻特性在不同頻率范圍會(huì)產(chǎn)生不同的波動(dòng)，波動(dòng)幅度 d（越小越好，一般應(yīng)遠(yuǎn)小于-3

17、db）和幅頻特性均值 a0 相比即紋波幅度。第二章 濾波器簡介5濾波器因數(shù)（或矩形系數(shù)）濾波因數(shù)是利用濾波器幅頻特性的 -60db 帶寬與-3db 帶寬的比值來衡量濾波器選擇性，記作 理想濾波器的 =1，常用濾波器得 =15，明顯， 越接近于 1，濾波器選擇性越好。倍頻程選擇性 w在截止頻率范圍外，實(shí)際濾波器有一個(gè)過渡帶，通過它的傾斜程度表示幅度變化大小，它決定著濾波器對(duì)帶寬外頻率成分衰阻的能力。所謂倍頻程選擇性，是指在上截止頻率 fc2 與 2fc2 之間，也可以是下截止頻率范圍在 fc1-fc1/2 內(nèi)的幅頻特性衰減值，也就是衰減量在一個(gè)頻率變化倍頻程內(nèi) （2-4）或 （2-5）倍頻程衰減

18、量以 db/oct 表示（octave，倍頻程）。顯然，衰減越快（w 值愈大），濾波器的選擇性愈好。對(duì)于遠(yuǎn)離截止頻率的衰減率， 十倍頻程衰減數(shù)也可以表示，即-db10oct.帶寬 b 和品質(zhì)因數(shù) q 值在兩范圍間的頻率定義濾波器帶寬，單位赫茲（hz）。帶寬的大小是濾波器性能的一個(gè)指標(biāo)。在 2 階振蕩這一部分中，q 值就是系統(tǒng)的增益系數(shù)， q=1/2（：阻尼率）。對(duì)于帶通濾波器來說，品質(zhì)因數(shù) q 就是中心頻率 f0（）和帶寬 b 之比。舉一個(gè)例子，一個(gè)中心頻率為 500hz，若帶寬為 10hz，則 q 值為 50。一般的情況，q 值大說明分辨率好。截止頻率 fc第二章 濾波器簡介6幅頻特性值是

19、0.707a0 對(duì)應(yīng)的頻率稱為濾波器的截止頻率。以 a0 為參考值，0.707a0 對(duì)應(yīng)于-3db 點(diǎn)，即相對(duì)于 a0 衰減 3db。如果以信號(hào)的幅值平方表示信號(hào)功率，那么所對(duì)應(yīng)的點(diǎn)恰恰是半功率點(diǎn)。第三章 fpga 相關(guān)器件和發(fā)展?fàn)顩r7第三章 fpga相關(guān)器件和發(fā)展?fàn)顩r3.1 fpga簡介 fpga（fieldprogrammable gate array），也稱現(xiàn)場可編程門陣列，它是在 gal、cal、cpld 等可編程器件的基礎(chǔ)上發(fā)展的產(chǎn)物。它是作為專用集成電路（asic）的一種電路，解決了可編電路門電路和定制電路不足的問題。操作員可以通過可編輯的連接把 fpga 內(nèi)部的邏輯塊連接起來，就

20、像把一個(gè)電路試驗(yàn)板放在了一個(gè)固定的芯片中里。一個(gè)出廠后的成品 fpga 的邏輯塊和連接可以完全按照設(shè)計(jì)者的需要而改變，所以 fpga 能完成所需要的邏輯功能。 fpga 一般來說比 asic（專用的集成芯片）的速度慢，因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 fpga 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 asic 的芯片上，另外一種方法是用 cpld（復(fù)雜可編程邏輯器件）。fpga 的缺陷：不能進(jìn)行復(fù)雜的設(shè)計(jì)，耗能大。但是他們也有很多的優(yōu)點(diǎn)，比如制造比較快，可以被修改來改正程序中的錯(cuò)誤，造價(jià)便宜。目前以硬件描述語言（verilog 或 vhdl）所完成的電路設(shè)計(jì)，要經(jīng)過

21、整體布局設(shè)計(jì)，進(jìn)行測試時(shí)，先要在 fpga 上快速燒錄。and、or、xor、not 等邏輯門電路完全能通過可編輯元件實(shí)現(xiàn)，而一些的更復(fù)雜組合功能比如解碼器、數(shù)學(xué)方程式也可以被實(shí)現(xiàn)，而 fpga 幾乎都包含在內(nèi)，大多可編輯的元件里也含有記憶元件像觸發(fā)器（flipflop）等其它更完整的記憶塊。3.2 fpga工作原理fpga 采取了邏輯單元陣列 lca（logic cell array）的概念，其中包含configurable logic block（clb 可配置邏輯模塊）、（interconnect 內(nèi)部連線）和 input output block（iob 輸出輸入模塊）三大個(gè)模塊。fp

22、ga 的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在第三章 fpga 相關(guān)器件和發(fā)展?fàn)顩r8存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 i/o 間的聯(lián)接方式，并最終決定了 fpga 所能實(shí)現(xiàn)的功能，fpga 允許無限次的編程?，F(xiàn)場可編程門陣列（fpga）具有可編程性，與 pal，gal 及 cpld 等傳統(tǒng)邏輯電路和門陣列比較結(jié)構(gòu)不同，利用小型查找表（161ram）來實(shí)現(xiàn)組合邏輯，所有查找表都需與一個(gè) d 觸發(fā)器的輸入端連接，然后利用觸發(fā)器驅(qū)動(dòng)其他驅(qū)動(dòng) i/o 和邏輯電路，這樣構(gòu)成的模塊可實(shí)現(xiàn)組合邏輯功能的同時(shí)，又可實(shí)現(xiàn)時(shí)序邏輯功能，采用金屬線連接也可以通過接到

23、i/o 模塊讓各模塊實(shí)現(xiàn)連通。3.3 cpld與fpga的關(guān)系早在八十年代中期，fpga 已經(jīng)在 pld 設(shè)備中扎根。cpld 和 fpga 包括了一些相對(duì)大數(shù)量的可編輯邏輯單元。fpga 通常是在幾萬到幾百萬而 cpld邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間。 cpld 和 fpga 的系統(tǒng)結(jié)構(gòu)是他們的主要區(qū)別，fpga 是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。而 cpld 缺乏編輯靈活性，因?yàn)樗慕Y(jié)構(gòu)性是有點(diǎn)限制性，原因是此結(jié)構(gòu)由一個(gè)或多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器組成，這樣設(shè)計(jì)的好處是預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元的高比率。

24、cpld 和 fpga 的另外一個(gè)區(qū)別是一些 fpga 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。大多數(shù)的 fpga 含有高層次的內(nèi)置模塊和內(nèi)置的記憶體。因此一個(gè)有關(guān)的重要區(qū)別是很多新的 fpga 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。3.4 fpga的電源3.4.1 fpga 使用的電源類型fpga 電源要求輸出電壓范圍從 1.2v 到 5v，輸出電流范圍從數(shù)十毫安到數(shù)安培。可用三種電源：開關(guān)式 dc-dc 穩(wěn)壓器、低壓差(ldo)線性穩(wěn)壓器、開關(guān)式電源模塊。最終選擇何種電源取決于系統(tǒng)、系統(tǒng)預(yù)算和上市時(shí)間要求。 若電路板空間是首要考慮因

25、素，低輸出噪聲十分重要，或系統(tǒng)要求對(duì)輸入電壓變化和負(fù)載瞬變做出快速響應(yīng)，那么應(yīng)使用 ldo 穩(wěn)壓器。ldo 功效比較第三章 fpga 相關(guān)器件和發(fā)展?fàn)顩r9低（因?yàn)槭蔷€性穩(wěn)壓器），只能提供中低輸出電流。輸入電容通?？梢越档?ldo 輸入端的電感和噪聲。ldo 輸出端也需要電容，用來處理系統(tǒng)瞬變，并保持系統(tǒng)穩(wěn)定性。也可以使用雙輸出 ldo，同時(shí)為vccint 和 vcco 供電。 若在設(shè)計(jì)中效率至關(guān)重要，且系統(tǒng)要求高輸出電流，則開關(guān)式穩(wěn)壓器占優(yōu)勢。開關(guān)電源的功效比高于 ldo，但其開關(guān)電路會(huì)增加輸出噪聲。與 ldo 不同的是，開關(guān)式穩(wěn)壓器需利用電感來實(shí)現(xiàn) dc-dc 轉(zhuǎn)換。 3.4.2 fpga

26、的特殊電源要求許多 fpga 沒有時(shí)序控制要求，所以 vccint、vcco 和 vccaux 可以同時(shí)上電。若這一點(diǎn)無法實(shí)現(xiàn)，上電電流可以稍高。但時(shí)序要依具體 fpga 而異。對(duì)于一些 fpga，必須同時(shí)給 vccint 和 vcco 供電。對(duì)于另一些fpga，這些電源可按任何順序接通。多數(shù)情況下，先給 vccint 后給 vcco供電是一種較好的做法。為確保正確上電，內(nèi)核電壓 vccint 的緩升時(shí)間必須在制造商規(guī)定的范圍內(nèi)。對(duì)于一些 fpga，由于 vccint 會(huì)在晶體管閾值導(dǎo)通前停留更多時(shí)間，因此過長的緩升時(shí)間可能會(huì)導(dǎo)致啟動(dòng)電流持續(xù)較長時(shí)間。若電源向 fpga 提供大電流，那么較長的

27、上電緩升時(shí)間會(huì)引起熱應(yīng)力。adi 公司的 dc-dc 穩(wěn)壓器提供可調(diào)軟啟動(dòng)，緩升時(shí)間可以通過外部電容進(jìn)行控制。緩升時(shí)間典型值在 20ms 至 100ms 范圍內(nèi)。 當(dāng) vccint 在 0.6v 至 0.8v 范圍內(nèi)時(shí)，某些 fpga 系列會(huì)產(chǎn)生上電涌入電流。在此期間，電源轉(zhuǎn)換器持續(xù)供電。這種應(yīng)用中，因?yàn)槠骷柰ㄟ^降低輸出電壓來限制電流，所以不推薦使用返送電流限制。但在限流電源解決方案中，一旦限流電源所供電的電路電流超過設(shè)定的額定電流，電源就會(huì)將該電流限制在額定值以下。 3.4.3 fpga 配電結(jié)構(gòu)在傳統(tǒng)電源結(jié)構(gòu)中，ac/dc 或 dc/dc 轉(zhuǎn)換器位于一個(gè)地方，并提供多個(gè)輸出電壓，在整個(gè)系

28、統(tǒng)內(nèi)分配。這種設(shè)計(jì)稱為集中式電源結(jié)構(gòu) (cpa)。以高電流分配低電壓時(shí)，銅線或 pcb 軌道會(huì)產(chǎn)生嚴(yán)重的電阻損耗，cpa 就會(huì)發(fā)生問題。對(duì)于高速、高密度 fpga 器件，保持良好的信號(hào)完整性對(duì)于實(shí)現(xiàn)可靠、可第三章 fpga 相關(guān)器件和發(fā)展?fàn)顩r10重復(fù)的設(shè)計(jì)十分關(guān)鍵。適當(dāng)?shù)碾娫磁月泛腿ヱ羁梢愿纳普w信號(hào)完整性。若去耦不充分，邏輯轉(zhuǎn)換將會(huì)影響電源和地電壓，導(dǎo)致器件工作不正常。而且，采用分布式電源結(jié)構(gòu)也是一種主要解決方案，給 fpga 供電時(shí)可以將電源電壓偏移降至最低。 cpa 的替代方案是分布式電源結(jié)構(gòu)(dpa)。采用 dpa 時(shí)，整個(gè)系統(tǒng)內(nèi)僅分配 1 個(gè)半穩(wěn)壓的 dc 電壓器，每個(gè) dc/ac

29、轉(zhuǎn)換器與各負(fù)載匹配。dpa 中，dc/ac 轉(zhuǎn)換器與負(fù)載間的距離近得多，這樣線路電阻和配線電感會(huì)使壓降降低，像這種給負(fù)載提供本地電源的方法將其定義為負(fù)載點(diǎn)(pol)。 3.5 fpga芯片結(jié)構(gòu)當(dāng)前主要的 fpga 技術(shù)主要還是在查找表方面領(lǐng)先于舊版本，通過整合ram、時(shí)鐘管理和 dsp 的硬核（asic 型）模塊使其功能更加強(qiáng)大。fpga 的芯片主要由 7 部分完成，分別為：內(nèi)嵌專用硬件模塊、可編程 i/o 單元、時(shí)鐘管理、布線資源、可編程邏輯單元、ram(嵌入塊式)、內(nèi)嵌底層單元。 每個(gè)模塊的功能如下： 1 數(shù)字時(shí)鐘管理模塊（dcm） fpga 幾乎都提供數(shù)字時(shí)鐘管理。xilinx 提供數(shù)字

30、時(shí)鐘管理和相位環(huán)路鎖定是很先進(jìn)的。相位環(huán)路鎖定可以精確的時(shí)鐘綜合，可以很好地控制抖動(dòng)問題，在濾波效果上也表現(xiàn)不錯(cuò)。2 可配置邏輯塊（clb） clb 是 fpga 內(nèi)內(nèi)的一個(gè)常用模塊，是實(shí)現(xiàn)功能的邏輯單元之一，clb 的個(gè)數(shù)和功能會(huì)隨器件的選擇而出現(xiàn)差異，但是開關(guān)矩陣是 clb 所必需的，此矩陣由 6 或 4 個(gè)輸入模塊、部分選型電路組成。開關(guān)矩陣比較方便，能配置和處理裝配邏輯、移位寄存器或隨機(jī)存儲(chǔ)器。clb 的結(jié)構(gòu)：由（一般為 2 個(gè)或 4 個(gè)）一樣的 slice 和附加邏輯組成。clb 模塊能做到組合邏輯、時(shí)序邏輯，除此之外配置隨機(jī)存儲(chǔ)器和分布式只讀存儲(chǔ)器。 3 可編程輸入輸出單元（iob

31、） 第三章 fpga 相關(guān)器件和發(fā)展?fàn)顩r11可編程輸入/輸出單元簡稱 i/o 單元，是芯片與外界電路的接口部分，實(shí)現(xiàn)各種條件下對(duì) i/o 信號(hào)處理。fpga 內(nèi)的 i/o 按組分類，每組都完全能夠獨(dú)立地支持不同的 i/o 標(biāo)準(zhǔn)。信號(hào)可以經(jīng)過 iob 模塊中的存儲(chǔ)單元，存貯到 fpga 的里面，或直接輸入fpga 里面。且信號(hào)通過 iob 模塊中存儲(chǔ)單元進(jìn) fpga 里面時(shí)，可以降低其保持時(shí)間（hold time）的要求，通常默認(rèn)為 0。 4 嵌入式塊 ram（bram） 大多 fpga 都具有內(nèi)嵌塊（ram），這樣使 fpga 的應(yīng)用范圍更廣、靈活性更強(qiáng)。根據(jù)功能不同，塊 ram 分單口 ra

32、m、雙口 ram、內(nèi)容地址存儲(chǔ)器 （cam）以及 fifo 等。存儲(chǔ)器 cam 在每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，這樣所有的數(shù)據(jù)寫入cam 后會(huì)與原有數(shù)據(jù)進(jìn)行比較，然后將所有相同地址退回，此功能在路由的應(yīng)用中發(fā)揮重要的作用。除了塊 ram，還可以將 fpga 中的 lut 靈活地配置成 ram、rom 和fifo 等結(jié)構(gòu)。在具體選擇 fpga 芯片時(shí)，ram 的數(shù)量是我們參考的一個(gè)重要依據(jù)。 5 豐富的布線資源 通過布線聯(lián)通 fpga 內(nèi)所需模塊，布線要考慮到線的長短與技術(shù)，這些因素會(huì)影響到傳輸速度和驅(qū)動(dòng)好壞。fpga 芯片內(nèi)部的布線資源可劃分為 4 類：第一類：有芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/

33、置作用的全局布線資源；第二類：完成基本邏輯單元間的邏輯相連和短線資源；第三類：專用時(shí)鐘、復(fù)位器控制的分布式布線的資源；第四類：實(shí)現(xiàn)芯片 bank 間的高速信號(hào)。 具體設(shè)計(jì)的時(shí)候，不用選擇布線資源，因?yàn)椴季植季€器在聯(lián)通各模塊單元是通過輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)，并限制條件來選布線資源。6 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊就是指 pll（phase locked loop）、dll（delay locked loop）、dsp 和 cpu 等軟處理核（softcore）。目前越來越豐富的內(nèi)嵌功能單元，使得單片 fpga 成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，這樣擁有軟硬件綜合設(shè)計(jì)的特第三章 fpga 相關(guān)器件和發(fā)展?fàn)?/p>

34、況12性，并開始面向 soc 過渡。 3.6 fpga基本特點(diǎn)1）采用 fpga 設(shè)計(jì) asic 電路，用戶不必投片生產(chǎn)，就能得到合用的芯片。 2）fpga 可做其它半定制、全定制 asic 電路的的樣板。 3）fpga 內(nèi)部有很多的觸發(fā)器和輸入輸出引腳。 4）fpga 設(shè)計(jì)周期短、風(fēng)險(xiǎn)小、設(shè)計(jì)成本便宜。 5) fpga 用高速 cmos 工藝，耗能少，可以與 cmos、ttl 電平兼容。 fpga 芯片是小批量系統(tǒng)提高系統(tǒng)可靠性、集成度的最佳選擇之一。 fpga 是由存放在片內(nèi) ram 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 ram 進(jìn)行編程。用戶可以根據(jù)需要，不同的配置模式，

35、采用不同的編程方式。 加電時(shí)，fpga 芯片將 eprom 中數(shù)據(jù)讀入片內(nèi)編程 ram 中，配置完成后，fpga 進(jìn)入工作狀態(tài)。掉電后，fpga 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，fpga 能夠反復(fù)使用。fpga 的編程無須專用的 fpga 編程器，只須用通用的 eprom、prom編程器就行。當(dāng)需要修改 fpga 功能時(shí)，換一片 eprom 即可。同樣的一片fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生完全不同的電路功能。因此，fpga 的使用非常靈活。第四章 系統(tǒng)硬件設(shè)計(jì)及外圍硬件配置電路 l13第四章 系統(tǒng)硬件設(shè)計(jì)及外圍硬件配置電路4.1 fir濾波器硬件結(jié)構(gòu)框架 fir 的主要程序編完之后，需要

36、把程序下載到所需要的器件中，這樣配置的電路器件就能夠完成濾波功能。利用測試儀器驗(yàn)證設(shè)計(jì)的 fir 濾波器的實(shí)際濾波效果，以下是濾波過程的整體框圖，如圖 5-1 所示。圖5-1 硬件連接圖此流程包含交流信號(hào)發(fā)生器、實(shí)驗(yàn)電路和示波器，主要由 ad 轉(zhuǎn)換電路、fir 數(shù)字濾波電路和 da 轉(zhuǎn)換電路組成。42 ad轉(zhuǎn)換電路 如下圖4-2，此轉(zhuǎn)換電路是 maxim公司的maxl83，12位逐次逼近式，轉(zhuǎn)換時(shí)間為3s。maxl83設(shè)置為雙極性工作模式，模擬信號(hào)的輸入范圍是5 v。圖 4-2 a/d 轉(zhuǎn)換電路交流信號(hào)交流信號(hào)發(fā)生器發(fā)生器a/d 轉(zhuǎn)換電路轉(zhuǎn)換電路fir 數(shù)字濾波數(shù)字濾波器器d/a 轉(zhuǎn)換電轉(zhuǎn)換電

37、路路雙蹤示波器雙蹤示波器第四章 系統(tǒng)硬件設(shè)計(jì)及外圍硬件配置電路14該電路的基本流程：1）.由交流信號(hào)發(fā)生器產(chǎn)生信號(hào)，經(jīng)過運(yùn)算放大器 op07 構(gòu)成的反向比例放大電路，然后將放大后的信號(hào)傳送到 a/d 轉(zhuǎn)換電路的輸入端 ainl。2）.我們確定好時(shí)序，將轉(zhuǎn)化好的數(shù)字信號(hào) xin110輸出。在轉(zhuǎn)換器maxl83 模擬量輸入端連上 rc 濾波器，起到抗混疊的作用，這里采用的濾波器是低通的。43 da轉(zhuǎn)換電路數(shù)模轉(zhuǎn)換電路作用：將數(shù)字輸入信號(hào)轉(zhuǎn)換為模擬信號(hào)，圖 4-3： 圖 4-3 d/a 轉(zhuǎn)換電路這里我們使用的是 maxim 生產(chǎn)的 mx7245，該電路輸出模擬量是電壓量，并具有 12 位的數(shù)據(jù)輸入端

38、。在該電路中，mx7245 被配置成雙極性工作模式，模擬電壓信號(hào)的輸出范圍5 v。我們輸入確定的時(shí)序，數(shù)模轉(zhuǎn)換器把接收端收到的數(shù)字量yout110轉(zhuǎn)成模擬信號(hào)輸出。在輸出端連接一個(gè)由電阻和電容構(gòu)成的一個(gè)低通濾波器，這樣可以使輸出的波形顯得平滑沒有太大波動(dòng)。第四章 系統(tǒng)硬件設(shè)計(jì)及外圍硬件配置電路1544 fir 數(shù)字濾波電路 下面是 fir 濾波電路圖 4-4。fir 濾波器中含有所需的 fpga（本設(shè)計(jì)采用的器件為 aixera 公司生產(chǎn)的 flexlok 系列 epf10k20rc2403，此器件密度大可完成我們得要求）,振蕩器、若干的控制開關(guān)、十針的插座、不同大小的電阻。圖 4-4 fir

39、 數(shù)字濾波器完成對(duì) fir 濾波器的選擇和分配后，可編程控制器中還有多余的資源，用epfl0k20rc2404 型 fpga 控制模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器的功能。因此rd、adcs、wr、ldac、dacs 這些引腳就是用于控制 ad 轉(zhuǎn)換器電路和da 轉(zhuǎn)換器電路的輸出引腳。其中，引腳 rd、adcs 分別與 ad 轉(zhuǎn)換器的引腳 rd、cs 相連，而引腳 wr、ldac、dacs 分別與 da 轉(zhuǎn)換電路的引腳wr、ldac、cs 相連。4.5 濾波效果測試 把編號(hào)的程序依次下載到所需要的器件中準(zhǔn)備測試，按要求連接好各硬件設(shè)備，通過示波器中信號(hào)波形濾波前后的幅值大小，得出濾波效果是否滿足要求。在硬

40、件的連接中，可以采用在最后部分連接上示波器的方式直接觀測設(shè)計(jì)是否成功。具體操作是：將信號(hào)發(fā)生器產(chǎn)生的信號(hào)先直接輸入示波器中，記錄這一組波形，然后再次連接硬件設(shè)備，即信號(hào)發(fā)生器將產(chǎn)生的信號(hào)通過 a/d 轉(zhuǎn)第四章 系統(tǒng)硬件設(shè)計(jì)及外圍硬件配置電路16換器，經(jīng)由濾波器，再通過 d/a 轉(zhuǎn)換器，最后產(chǎn)生的信號(hào)輸入示波器中。觀察前后兩次的波形變化。分析結(jié)果得出，本 fir 濾波電路實(shí)現(xiàn)了低通濾波器 5 mhz 的采樣頻率，15 mhz 的截止頻率，以及 16 階的技術(shù)指標(biāo)參數(shù)。下面給出原始波形和濾波后的波形 4-5。圖 4-5 波形前后對(duì)比第五章 各模塊的軟件編程及仿真結(jié)果17第五章 各模塊的軟件編程及仿

41、真結(jié)果5.1數(shù)字濾波器的模塊組成數(shù)字濾波器主要由輸入模塊，乘累加模塊，鎖存模塊，控制模塊這四大部分組成。這四大部分的功能如下：控制模塊：這部分功能主要是針對(duì)其他三個(gè)模塊的控制，使其依次順利完成各自功能，最后濾波成功?？刂破鲉卧陀?jì)數(shù)器單元是其主要組成部分。如圖 5-1圖 5-1鎖存模塊：這部分的主要作用是將乘累加模塊的結(jié)果鎖存后輸出。在這部分要添加一個(gè)查表塊，以方便人為修改查表單元。如圖 5-2圖 5-2乘累加模塊：第五章 各模塊的軟件編程及仿真結(jié)果18這部分的作用是讓數(shù)據(jù)相乘和累加。由編碼單元、查找表單元、可控加減表單元和移位累加單元組成。如圖 5-3圖 5-3輸入模塊： 這部分的作用是完成

42、對(duì)輸入數(shù)據(jù)的處理，為后續(xù)電路做準(zhǔn)備。由預(yù)相加、并/串轉(zhuǎn)換、移位寄存單元組成。如圖 5-4圖 5-4數(shù)字濾波器各模塊的具體組成框圖 5-5第五章 各模塊的軟件編程及仿真結(jié)果19圖 5-5fpga 各模塊的連接5.2各模塊中的單元計(jì)數(shù)器 ： 從計(jì)數(shù)器開始計(jì)數(shù)起，經(jīng)過 9 個(gè)時(shí)鐘周期后輸出一個(gè)脈沖 z 給控制器，可以使控制器繼續(xù)向下運(yùn)行。這里用 74ls163 計(jì)數(shù)器，該計(jì)數(shù)器包含的 d 觸發(fā)器功能：計(jì)數(shù) 8 位以后延遲一個(gè)周期然后輸出 z，另外一個(gè)作用針對(duì)計(jì)數(shù)器門的翻轉(zhuǎn)產(chǎn)生的毛刺，觸發(fā)器可以除去這個(gè)毛刺。控制器：主要讓控制電路運(yùn)行。并/串轉(zhuǎn)換：因?yàn)榭偟碾娐芬晕淮蟹绞焦ぷ?，而輸入?shù)據(jù)是并行的，所以

43、要將并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，用來作為下一級(jí)模塊的輸入。本設(shè)計(jì)中用到的并/串轉(zhuǎn)換器是主要部分，另外，要預(yù)相加輸入信號(hào)，所以涉及到溢出問題，用符號(hào)fir 濾波器頂層模塊控制模塊輸入模塊乘法器加法器鎖存輸出模塊移位寄存預(yù)相加并串轉(zhuǎn)換時(shí)序控制第五章 各模塊的軟件編程及仿真結(jié)果20為擴(kuò)展方法解決。在一位符號(hào)位擴(kuò)展后，8 位變 9 位并行數(shù)，再開始轉(zhuǎn)換。移位寄存單元：將接收到的采樣值經(jīng)過移位寄存操作，而產(chǎn)生同步延遲。并/串轉(zhuǎn)換器輸出的位串行數(shù)一方面給下個(gè)處理模塊，另一方面在延遲后變?yōu)樾螺斎胂聜€(gè)處理模塊的數(shù)據(jù)。預(yù)相加單元：利用濾波器系數(shù)的對(duì)稱性，把濾波器系數(shù)相同的相乘，預(yù)先相加這兩個(gè)值，以減少硬件規(guī)模

44、。本設(shè)計(jì)是 16 階濾波器，前后的階數(shù)系數(shù)分別對(duì)稱，這樣乘法運(yùn)算量減半。 它由串行加法器來構(gòu)成，一個(gè)全加器與 d 觸發(fā)器組成串行加法器。加法器 2 個(gè)輸入是補(bǔ)碼形式且為時(shí)鐘同步，這里的加法器進(jìn)位端由 d 觸發(fā)器經(jīng)一時(shí)鐘周期延遲后返回輸入端，作為下組的進(jìn)位位。a7.0為串行數(shù)據(jù)輸入，它與移位寄存器單元的輸出 bout0.7分別相連，d7.0也為串行數(shù)據(jù)輸入，它與移位寄存器單元的輸出 bout15.8分別相連；clk 為同步時(shí)鐘信號(hào)；clear 為同步清零信號(hào)；x7.0為輸出數(shù)據(jù)，作為查找表的地址線，x7為 dout0與 dout15相加的結(jié)果，x6為 bout1與 bout14相加的結(jié)果，后面的

45、與之類似。編碼單元：將原來的 4 位地址線的第一位與后 3 位相異或得出新的地址總線，而且這兩個(gè) lut 的編碼方法相同。這樣可以減少地址線的位數(shù)，以減少查找表的規(guī)模。b7.0為地址線數(shù)據(jù)輸入；address12.0和 address22.0為地址線輸出，作為查找表的地址輸入。具體實(shí)現(xiàn)過程是將 x7分別與 x6、x5、x4相異或后輸出 address12.0，x3分別與 x2、x1、x0相異或后輸出 address22.0。查表單元：可以節(jié)省一定的硬件資源，避免大容量的 rom 的使用。具體方法是，將八位地址總線的查表單元用分割技術(shù)分成 2 個(gè)四位地址總線的查表，再用 obc 編碼，把 2 個(gè)

46、查表單元組合成三位。table_in2.0位地址線輸入，table_out 為查找表輸出，為了防止中第五章 各模塊的軟件編程及仿真結(jié)果21間的結(jié)果溢出，將原來的 8 位輸出經(jīng)過以為符號(hào)擴(kuò)展后變成 9 位輸出?？煽丶訙p器單元：將兩個(gè) lut 輸出信號(hào)累加，得出結(jié)果送到下一級(jí)以為累加模塊。而兩個(gè)查表單元輸出內(nèi)容加后結(jié)果就和用一個(gè)查表單元輸出一樣?？蓜?dòng)加減法器單元由加法器單元、反向器單元和多路選擇器單元組成。s7、s3和 add_sub_s1 為可控加減法器的控制信號(hào)，a8.0位數(shù)據(jù)輸入，sout8.0為計(jì)算輸出，cin_b 為輸出給移位累加器單元中加法器的 cin 的控制信號(hào)。移位累加單元：移位累

47、加單元的主要功能是把可控加減法器的輸出移位累加，此單元由多路選擇器的移位累加其組成。由 obc 編碼方式可知，當(dāng)采樣首位值輸入，查找表輸出的值要與 dextra相加，然后才能輸入移位累加器單元，而非和上一次累計(jì)的值相加后輸入移位累加器，這可以通過一個(gè)多路選擇器來完成。當(dāng)采樣值首位來時(shí)，控制模塊發(fā)出的控制信號(hào) add_sub_s2 控制多路選擇器輸出為 dextra；當(dāng)其它位到來時(shí)，控制模塊發(fā)出的控制信號(hào) add_sub_s2 控制多路選擇器輸出為上一次累加得到的結(jié)果。移位累加器的作用是將加法器運(yùn)算結(jié)果右移一位后與后面的可控加法器的輸出合并起來輸入加法器，然后加在一起，實(shí)現(xiàn)移位累加器。移位累加器

48、中，加法器的輸入相當(dāng)于查表的輸出值，另一個(gè)為結(jié)果寄存器中的值。首次相加時(shí)，兩個(gè)值都是八位，相加完可能溢出，對(duì)輸出結(jié)果造成影響，為了防止溢出，對(duì)兩個(gè)輸入都作一位符號(hào)擴(kuò)展，變成 9 位后再輸入加法器。當(dāng)首次加法過后，得出的九位二進(jìn)制數(shù)都要右移一位，再送入加法器相加，做第二次加法。右移一位后的數(shù)是一個(gè)八位二進(jìn)制數(shù)，和首次相加類似，將由后來的二進(jìn)制數(shù)做一位符號(hào)擴(kuò)展，擴(kuò)展成 9 位二進(jìn)制數(shù)，再與 lut 輸出的 9 位二進(jìn)制數(shù)相加，結(jié)果還是一個(gè) 9 位二進(jìn)制數(shù)，這樣不會(huì)發(fā)生溢出。然后如此循環(huán)下去，而不是將第二次的兩個(gè) 9 位二進(jìn)制加數(shù)擴(kuò)展成 10 位后相加。所以采用的加法器為 9 位超前進(jìn)位加法器。 第

49、五章 各模塊的軟件編程及仿真結(jié)果 20bin8.0為輸入數(shù)據(jù)，輸入值為可控加減法器單元的輸出數(shù)據(jù)；clk 為時(shí)鐘信號(hào)，add_sub_x2 為控制信號(hào)，控制多路選擇器的運(yùn)行；bin_c 為控制信號(hào)，使其控制加法器 yin；bout7.0為輸出數(shù)據(jù)，使其成為模塊的輸出。5.3 部分模塊的編程和仿真可控加減法器部分程序及仿真加法器模塊：所謂的加法器就是實(shí)現(xiàn)兩個(gè)有符號(hào)數(shù)的加法運(yùn)算。也就是說把兩個(gè)數(shù)輸入，在時(shí)鐘脈沖來時(shí)相加后輸出。這里用到多個(gè)加法器，其中的兩個(gè) 10 位有符號(hào)數(shù)相加得到一個(gè) 11 位的有符號(hào)加法器的源程序如下library ieee; use ieee.std_logic_1164.a

50、ll; use ieee.std_logic_arith.all; entity xing is port(c,d: in signed(9 downto 0); clk: in std_logic; a:out signed(10 downto 0); end xing;architecture jing of xing is begin process(clk) begin if(clkevent and clk=1)then s0); begin process(din1,din2,clk) begin if clkevent and clk=1 then dout=s2-din2-s1

51、; end if; end process; end xing1;乘法器單元乘法器就是輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)信號(hào)到達(dá)時(shí)鐘上升沿時(shí)，輸入兩數(shù)，運(yùn)算、輸出結(jié)果。常系數(shù)乘法運(yùn)算可用移位相加來實(shí)現(xiàn)。將常系數(shù)分 解成幾個(gè) 2 的冪的和形式，然后再分別進(jìn)行運(yùn)算。算法：把帶負(fù)號(hào)數(shù)先乘以去負(fù)號(hào)的整數(shù)部分，然后在后面的求和中做減法運(yùn)算。舉例說明電路設(shè)計(jì)： 乘 31 電路設(shè)計(jì)： 程序如下library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity cheng 101 is port( cl

52、k : in std_logic;bin :in signed (10 downto 0); bout :out signed (15 downto0);end cheng101; architecture feng of cheng101 is signal x1 : signed (15 downto 0); signal x2 : signed (10 downto 0); signal x3:signed(15downto0); 第五章 各模塊的軟件編程及仿真結(jié)果 22begin b1:process(bin,x1,x2,x3) begin x1=bin&00000; x2=b

53、in; if(bin(10)=0)then x3=(0&x1(14downto0)-(00000&s2(10downt0); else x3=(1&x1(14 downto0)-(11111&s2(10 downto 0); end if; end process; b2: process(clk,x3) begin if clkevent and clk=1 then bout=s3; end if; end process; end feng; 圖 5-6 加法器的仿真寄存器來替代延遲單元，寄存器用于寄存一組二值代碼， 只要求它們具有置 1、置 0 的功能就

54、行。在本設(shè)計(jì)中使用帶異步復(fù)位 rst 端的 d 觸發(fā)器，當(dāng) rst=1，輸出信號(hào) q=0，當(dāng) rst=0 且上升沿脈沖到達(dá)時(shí) q=d，即延遲了一個(gè)周期。 寄存器的程序代碼如下：library ieee; use ieee.std_logic_1164.all; entity jing is port (rst, clk: in std_logic;第五章 各模塊的軟件編程及仿真結(jié)果 23a:in std_logic_vector (9 downto 0); d:out std_logic_vector (9 downto 0); end jing; architecture dilfe of

55、jing is begin process (rst, clk) begin if(rst=1)then d0); elsif(clkevent and clk=1)then d=f; end if; end process; end dilfe;移位寄存器單元的仿真 5-7： 圖 5-7計(jì)數(shù)器的仿真圖5-8 圖 5-8第五章 各模塊的軟件編程及仿真結(jié)果 24控制單元的仿真圖5-9 圖 5-9預(yù)相加單元的仿真圖 5-10 圖 5-10鎖存模塊的仿真圖 5-11第五章 各模塊的軟件編程及仿真結(jié)果 25 圖 5-11時(shí)序控制模塊時(shí)序控制程序要完成的任務(wù)是將信號(hào)采集后進(jìn)行模數(shù)轉(zhuǎn)換，然后把數(shù)據(jù)鎖存在

56、ad 端口準(zhǔn)備輸出，最后濾波后輸出，程序代碼如下：library ieee;use ieee.std-logic-1164.all;use ieee.std-logic-arith.all;use ieee.std-logic-unsingned.all;entity pan is port(clk,inter,reset:in std-logic; data:inout std-logicvector(7downto 0); adcs,dacs:out std-logic; wt,tr:out std-logic);end pan;architecture behave of pan iss

57、ignal d:std-logic-vector(7downto0);signal count:integer range 0to 7;signal fag :std-logic;beginprocess(reset,intr,count)begin if reset=”1”then fag=”1”;else if count=10 then fag=”0”;else if intr=”0”and intr event then fag=”1”;第五章 各模塊的軟件編程及仿真結(jié)果 26end if;end process;process(reset,clk,fag)begin if reset

58、=”1”or fag=”0”then count=0; else if clk=”1” and clk event thencount0 and count2 then rd=”0”; else rd2 and count4 then wr=”0”; else wr0 and count4 then adcs=”0”; else adcs4 or count=0 then dacs=”0”;data=d; else dacs=”1”; data=”zzzzzzzzz”; end if; end process;第五章 各模塊的軟件編程及仿真結(jié)果 27 process(count,data)be

59、gin if count=1 then d=data; end if;end process;end behave;fir 濾波器頂層原理圖 5-12圖 5-12fir 濾波器頂層源程序如下： library ieee; use ieee.std_logic_1164.all; - -庫包說明 use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity filter1 is port( r: in std_logic_vector (11 downto 0); -端口說明clk: in std_logic; reset:

60、in std_logic; t: out std_logic_vector (23 downto 0); end filter1;architecture jing of filter is component add12 is -12 位加法器 port ( a , c : in std_logic_vector(11 downto 0) ; ci: in std_logic; co:out std_logic; sum: out std_logic_vector ( 11 downto 0) ); end component add12; component add24 is -24 位加法器 port ( a , c: i